JP2713252B2 - パケット位相同期回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、固定長パケットを用い
た時分割多重通信情報を処理する通信装置と伝送路との
インターフェス部の構成に係り、特に伝送用オーバーヘ
ッドを含む伝送フォーマットの信号を変換し、固定長パ
ケットの位相処理を実行するのに好適なパケット位相同
期回路の構成に関する。

【０００２】

【従来の技術】従来、伝送路と交換機との間で位相同期
をとる位相同期方式については、社団法人電子通信学会
発行（昭和６１年３月１５日（株）コロナ社）の書籍
「ディジタル交換方式」ＰＰ６４〜６５“（２）位相同
期”の項で述べられている。本例では、各ハイウェイ毎
に設けられたフレームアライナ（位相同期メモリ）によ
りフレームの先頭を識別し、位相同期メモリに順次パル
ス列を書き込み、読み出しは全ハイウェイフレーム位相
同期を取って行っている。

【０００３】

【発明が解決しようとする課題】上記従来技術は、フレ
ーム内に周期配置された時分割多重伝送のための制御信
号を運ぶ伝送用オーバーヘッド領域と情報を運ぶペイロ
ード領域により構成される伝送フォーマットを持ち、該
ペイロード領域に固定長のパケットをパケット多重収容
する伝送路において、そのパケット位相同期を取る場合
も、フレーム単位で位相同期を取る必要がある。その場
合、位相同期メモリは、１フレーム分の伝送信号を蓄え
る容量が必要であり、また、それによる遅延も大きいと
いう問題があった。

【０００４】本発明の目的は、パケット毎に位相同期を
行い、位相同期に用いるメモリの容量を小さくしかつ、
位相同期による遅延を小さくすることにある。さらに、
伝送用のオーバーヘッドを除去してパケットを取り出す
位相同期回路において、フレームに含まれる全パケット
をパケット毎に位相同期を行い、かつ、全パケットを確
実に伝送するに必要な速度のクロックでパケットを処理
する経済的な構成の位相同期回路を提供することであ
る。また、パケット処理時にパケット間やパケット内に
特定のビットパタンや信号を挿入することにより、入出
力の信号速度を合わせて経済的な構成の位相同期回路を
提供したり、該位相同期回路を含む通信装置の制御保守
に有効な情報を挿入する通信装置の性能向上に有効な位
相同期回路を簡単な構成で経済的に提供することであ
る。

【０００５】

【課題を解決するための手段】本発明は、固定長のパケ
ットの蓄積を行うバッファメモリと、バッファメモリへ
のパケットの書き込みを制御する書き込み制御回路と、
バッファメモリからのパケットを位相同期を取りつつ読
み出す読み出し制御回路を設け、バッファメモリからパ
ケットを入力回線上の全パケットを伝送するのに必要な
伝送速度で読み出す。

【０００６】また、本発明では、バッファメモリからパ
ケットを読み出し時に予め定められたビットパターンを
挿入し、入力回線の伝送速度と同一速度もしくは全パケ
ットを伝送するのに必要な伝送速度で読み出す。

【０００７】また、本発明では、上記予め定められたビ
ットパターンを伝送用オーバーヘッド領域と同一の周期
と長さで適宜挿入したり、また、該ペイロード領域上の
該パケットの存在しない領域と同一の周期と長さで適宜
挿入することにより、バッファメモリからパケットを入
力回線の伝送速度と同一速度もしくは全パケットを伝送
するのに必要な伝送速度で読み出す。

【０００８】また、本発明では、パケット長を伝送用オ
ーバーヘッド周期の整数倍の期間内に挿入される伝送用
オーバーヘッド領域の長さとペイロード領域でパケット
の存在しない領域の長さの和の整数分の１となる様に選
択し、バッファメモリからパケットを読み出し時に周期
的あるいは適当な間隔で空パケットを挿入し入力回線の
伝送速度と同一の速度でもしくは全パケットを伝送する
のに必要な伝送速度で読み出す。

【０００９】

【作用】書き込み制御回路は、ペイロード領域のパケッ
トを取り出しバッファメモリに順次書き込む。読み出し
制御回路は、バッファ内に蓄積されているパケットをパ
ケット毎に各回線位相同期を取り読み出す。バッファか
らパケット読み出し時、その読み出す速度を入力回線上
の全パケットの伝送に必要な速度で読み出し回線上を固
定長のパケットのみとすることにより、あるいは、周期
的または適宜予め定められたビットパターンを挿入し、
入力回線と同一速度もしくは全パケットの伝送に必要な
速度で読み出すことにより、さらには、パケット長を伝
送用オーバーヘッド領域の周期の整数倍の期間内に挿入
される伝送用オーバーヘッド領域の長さとペイロード領
域でパケットの存在しない領域の長さの和の整数分の１
となる様に選択し、空パケットを周期的または適当な間
隔でに挿入し入力回線の伝送速度と同一の速度もしくは
全パケットの伝送に必要な速度で読み出し回線上を固定
長パケットのみとすることにより、パケット位相同期を
取る。

【００１０】以上により、フレーム単位で位相同期を取
る必要がなくなるため、位相同期に用いるバッファメモ
リの容量は、伝送用オーバーヘッド等による位相変動を
吸収する分とパケット単位の位相同期を取る分だけでよ
くなり、フレーム全てを蓄積する必要がなくなるため、
少なくすることが可能である。また、バッファメモリに
蓄積される時間が短くなるため、位相同期によるパケッ
トの遅延時間が小さくなる。また、クロック作成回路を
削減したり、簡単な構成で実現出来るので経済的な位相
同期回路が実現出来る。さらに、ビットパタンや空きパ
ケットは、制御保守情報の伝送に使えるので、通信装置
の性能向上に有効な位相同期回路を簡単な構成で実現出
来る。

【００１１】

【実施例】以下、本発明の実施例を説明する。

【００１２】先ず図１２により本発明によるパケット位
相同期回路に入力されるされる信号の伝送フォーマット
の一例を説明する。図１２は、入力信号１フレーム分の
フレーム構造を示したものであり、ＯＨ１〜ＯＨＰは周
期配置された時分割多重伝送のための制御信号を運ぶ伝
送用オーバーヘッド領域であり、１伝送用オーバーヘッ
ド領域の長さはＬバイトである。伝送用オーバーヘッド
ＯＨ１〜ＯＨＰを除く領域が情報を運ぶペイロード領域
となり、その領域の長さは１フレーム当りＯ×Ｐバイト
となる。Ｐ′_n-6〜Ｐ′_n，Ｐ１〜Ｐ_n-6は前記ペイロー
ド領域にパケット多重収容された固定長のパケットであ
り、１パケットの長さはＭバイトである。Ｅはペイロー
ド領域の長さがパケットの長さの整数倍になっていない
場合に生じる空領域であり、Ｎバイトの長さを持つ。

【００１３】図１２に示されるフレームの先頭は伝送用
オーバーヘッドＯＨ１であり、終りはＰ_n-6である。た
だしＰ_n-6の後の一部は次のフレームにずれ込んでい
る。伝送用オーバーヘッドＯＨ１〜ＯＨＰは、Ｌ＋Ｏバ
イトの周期でフレーム内に配置されている。そのためパ
ケットＰ３等に見られるようにパケットの途中に伝送用
オーバーヘッドが入り込む場合がある。１つのフレーム
と１つのペイロード領域は必ずしも一致しなく、図１２
の場合ペイロード領域の先頭はパケットＰ１であり、パ
ケットＰ′_n-6〜Ｐ′_n、空領域Ｅは前のペイロード領域
である。ペイロード領域の先頭位置及び空き領域の位置
を示す情報は、伝送用オーバーヘッドＯＨ１に含まれて
いる。

【００１４】次に、本発明によるパケット位相同期回路
の一実施例を図１〜図５により説明する。図１は、パケ
ット位相同期回路の構成図であり、１０１はパケットの
蓄積に用いられ、書込みと読み出しが独立に行えるファ
ーストイン・ファーストアウトメモリ（以下ＦＩＦＯと
称す）であり、１０２はペイロード上のパケットのＦＩ
ＦＯ１０１への書き込みを制御する書き込み制御回路で
あり、１０３はＦＩＦＯ１０１からパケットを位相同期
を取り読み出す読み出し制御回路であり、１０４は入力
回線、１０５は出力回線、１０６はフレーム信号線、１
０７，１１１はクロック信号線、１０８は書き込み制御
線、１０９は読み出し制御線、１１０は読み出し制御回
路の起動信号線である。

【００１５】以下、本実施例の動作を説明する。入力回
線１０４を伝送して来る入力伝送信号は、図１２に示す
伝送フォーマットと同様の伝送フォーマットを持ってい
る。入力伝送信号に含まれるパケットは、順次ＦＩＦＯ
１０１に書き込まれる。その書き込み制御は、書き込み
制御回路１０２により、伝送路インタフェース部（図示
せず）で作成されるフレーム信号Ｆと入力伝送信号より
抽出した伝送路クロックＣＫ１及び入力伝送信号のフレ
ームの先頭にある伝送用オーバーヘッドに含まれている
ペイロード領域の先頭位置と空領域の位置を示す情報よ
り、入力パケットの位置を検出し、パケットの到着して
いる間だけ書き込みクロックをＦＩＦＯ１０１に書き込
み制御線１０８を介して送出することにより行われる。
一方、ＦＩＦＯ１０１からのパケットの読み出し制御
は、クロックＣＫ１と同一周波数あるいは全パケットの
伝送に必要な周波数の同期用局クロックＣＫ２と書き込
み制御回路１０２から起動時出力される起動信号Ｓ５に
より読み出しクロックを作成し、読み出し制御線１０９
を介してＦＩＦＯ１０１に送出することで行われる。

【００１６】上記書き込み制御回路１０２の構成と動作
を図２及び図３によりさらに詳しく説明する。図２は書
き込み制御回路１０２の構成図であり、１１２は、入力
伝送信号のフレームの先頭にある伝送オーバーヘッドに
含まれるペイロード領域の先頭位置と空領域の位置を示
す信号をフレーム信号Ｆに従って読み取りその結果をポ
インタ信号線１１７に送出するポインタ読み取り回路で
あり、１１３は、上記ポインタ信号線１１７からのポイ
ンタ情報とフレーム信号Ｆ及び伝送路クロックＣＫ１よ
りペイロード内の空領域Ｅを示す空領域検出信号Ｓ１及
びペイロードの先頭を示すペイロード位置検出信号Ｓ３
を作成し、それぞれ空領域検出信号線１１８とペイロー
ド位置検出信号線１２０に送出するペイロード位置検出
カウンタであり、１１４は、フレーム信号Ｆと伝送路ク
ロックＣＫ１よりオーバーヘッドの位置を検出しオーバ
ーヘッド検出信号Ｓ２をオーバーヘッド検出信号線１１
９に出力するオーバーヘッド周期カウンタであり、１１
５は読み出し制御回路の起動信号を作成するセット・リ
セット形フリップフロップであり、１１６は、ＦＩＦＯ
１０１の書き込みクロックのゲート制御を行うアンドゲ
ートである。

【００１７】図３は、書き込み制御回路１０２の動作例
を説明するタイムチャートであり、入力伝送信号におけ
るＯＨ１，ＯＨ２は伝送用オーバーヘッド、Ｐ′_n-2〜
Ｐ′_n，Ｐ１〜Ｐ５は、固定長のパケット、Ｅはペイロ
ード領域上の空領域を示しており、図１２に示したもの
と同一である。Ｓ４は書き込み制御線１０８に送出され
る書込みクロックであり斜線部がクロックが送出されて
いることを示している。

【００１８】次に図３に従って書き込み制御回路１０２
の動作を説明する。図３は起動時の動作を示したもので
あり、先ずフレーム信号Ｆが入力されるとポインタ読み
取り回路１１２が起動してペイロード領域の先頭位置と
空領域の位置を示す信号をペイロード位置検出カウンタ
１１３に送出する。ペイロード位置検出カウンタ１１３
はその信号に基づき伝送路クロックＣＫ１をカウントす
ることにより空領域及びペイロード領域を検出して、空
領域検出信号Ｓ１及びペイロード先頭位置検出信号Ｓ３
を送出する。そして、セット・リセット形フリップフロ
ップ１１５は、起動信号Ｓ３によりセットされ、その結
果アンドゲート１１６を制御し、書き込みクロックＳ４
を書き込み制御線１０８を介し、図１に示したＦＩＦＯ
１０１に送出し、パケットＰ１から書き込みが開始され
る。以後この書き込みクロックＳ４は、空領域検出信号
Ｓ１及びオーバーヘッド検出信号Ｓ２によりアンドゲー
ト１１６が制御され、伝送用オーバーヘッド及び空領域
が到着した時は停止されるためパケット部分のみがＦＩ
ＦＯ１０１に書き込まれる。

【００１９】次に図４及び図５により読み出し制御回路
１０３の構成と動作をさらに詳しく説明する。図４は読
み出し制御回路１０３の構成図であり、１２１は、同期
用局クロックＣＫ２をペイロード領域上の全パケットを
伝送するのに必要十分な速度に周波数変換し、変換用ク
ロックＣＫ２′を作成する周波数変換回路であり、１２
２は、書き込み制御回路１０２より送出される起動信号
Ｓ５を伝送用オーバーヘッド領域長だけ、同期用局クロ
ックＣＫ２を用いて遅延させた読み出し許可信号Ｓ６を
作成し、読み出し許可信号線１２７に送出する遅延回路
であり１２３は、交換用クロックＣＫ２′を用い、それ
をカウントすることによりパケット周期毎に発生するパ
ルスを持つパケット周期信号Ｓ７をパケット周期信号線
１２８に送出するパケット周期カウンタであり、１２４
は、エッジトリガー形フリップフロップであり、１２５
は、読み出しクロックＳ８の出力を制御するアンドゲー
トであり、１２６はクロック信号線、１２９は読み出し
クロック制御線である。図５は、読み出し制御回路１０
３の動作を説明するためのタイムチャートであり、入力
伝送信号は図３に示されているものと同一である。図５
は起動時の動作例を示したものであり、先ず起動信号Ｓ
５が入力されると遅延回路１２２より伝送用オーバーヘ
ッド領域長だけ遅延した読み出し許可信号Ｓ６が作成さ
れ、エッジトリガー形フリップフロップ１２４に入力さ
れる。そして次に発生したパケット周期信号Ｓ７により
エッジトリガー形フリップフロップ１２４がセットさ
れ、その結果アンドゲート１２５が制御されて読み出し
クロックＳ８が読み出し制御線１０９を介し図１のＦＩ
ＦＯ１０１に送出されパケットの読み出しが開始され
る。すなわち、パケットを書き込み開始してから読み出
しが開始されるまで最低伝送用オーバーヘッド領域の長
さがあるため及びパケットを読み出す速度が書き込む速
度より遅く伝送用オーバーヘッド領域の周期間には、ほ
ぼ伝送用オーバーヘッド領域の分余分にパケットが蓄積
されるため、入力回線に伝送用オーバーヘッド領域が到
着していてパケットが書き込まれない場合でもＦＩＦＯ
１０１内に蓄積されているパケットはなくなることがな
く連続してパケットを読み出すことが可能である。従っ
て、本実施例のパケット位相同期回路の出力回線１０５
には図５の出力伝送信号に示されるように入力回線１０
４上の伝送用オーバーヘッド領域及び空領域Ｅは取り除
かれ固定長パケットが連続した信号が送出され、そのパ
ケットの位相は、パケット周期信号Ｓ７に同期される。

【００２０】本実施例において、複数の入力回線のパケ
ット位相同期を取る場合は、読み出し制御回路１０３の
周波数変換回路１２１及びパケット周期カウンタ１２３
を全入力回線に対して共通とすれば、全入力回線のパケ
ット位相同期を取ることが可能となる。

【００２１】本実施例によればパケットの蓄積を行うＦ
ＩＦＯ１０１の容量は、伝送用オーバーヘッド領域によ
る位相変動を吸収するためにＬバイト、空領域Ｅに対す
るためにＮバイト、パケット毎の位相を合わせるために
Ｍバイトの計Ｌ＋Ｍ＋Ｎバイト必要である。これはフレ
ーム同期を取る場合必要となる（Ｌ＋Ｏ）×Ｐバイト
（フレーム長）よりも十分小さい。従って小容量のＦＩ
ＦＯ（バッファメモリ）でパケット位相同期可能とな
る。またこれによりパケットがＦＩＦＯ内に蓄積される
時間が小さくなり、位相同期による遅延も小さくなる。

【００２２】次に、図６〜図８を用い他の実施例につい
て説明する。図６は本発明によるパケット位相同期回路
の他の実施例の構成図であり、２０１は、ＦＩＦＯ，２
０２は書き込み制御回路、２０３は読み出し制御回路、
２０４は入力回路、２０５は出力回線、２０６はフレー
ム信号線、２０７，２１１はクロック信号線、２０８は
書き込み制御線、２０９は読み出し制御線、２１０は起
動信号線であり、２１２は、予め定められたビットパタ
ーンを発生するビットパターン発生回路であり、２１３
は、ＦＩＦＯ２０１及びビットパターン発生回路２１２
の出力を選択するセレクタであり、２１４は、ＦＩＦＯ
出力線であり２１５はビットパターン発生回路出力線で
あり２１６はビットパターン挿入信号線である。以上の
内ＦＩＦＯ２０１と書き込み制御回路２０２は前実施例
と同じ動作をする。本実施例の読み出し制御回路２３０
は、ＦＩＦＯ２０１へ読み出しクロックを送出すること
により、パケットの読み出し制御をする他、ビットパタ
ーン発生回路２１２及びセレクタ２１３を制御すること
で出力伝送信号に予め定められたビットパターンの挿入
を行う。

【００２３】以下、図７及び図８により読み出し制御回
路２０３の構成と動作を詳細に説明する。図７は読み出
し制御回路２０３の構成図であり、２１７は、前実施例
の遅延回路１２２と同じ動作をする遅延回路であり、２
１８は同期用局クロックＣＫ２を用い、それをカウント
することによりパケット周期毎に発生するパルスを持つ
パケット周期信号Ｓ１２を作成し、パケット周期信号線
２２３に送出するパケット周期カウンタであり、２１９
は入力回線２０４を伝送して来る入力伝送信号における
伝送用オーバーヘッド領域の周期と長さ及びペイロード
領域上の空領域Ｅの周期と長さと一致したビットパター
ン挿入信号Ｓ９をビットパターン挿入信号線２１６に送
出するビットパターン挿入カウンタであり、２２０はエ
ッジトリガー形フリップフロップであり、２２１は、ア
ンドゲートであり、２２２は読み出し許可信号線、２２
３はパケット周期信号線、２２４は読み出しクロック制
御線である。図８は読み出し制御回路２０３の動作を説
明するタイムチャートであり、入力伝送信号は前実施例
図５に示したものと同一である。図８は起動時の動作例
を示したものであり、先ず起動信号Ｓ１０が入力される
と遅延回路２１７により伝送用オーバーヘッド領域長だ
け遅延した読み出し許可信号Ｓ１１が作成され、そして
次に発生したパケット周期信号Ｓ１２によりエッジトリ
ガー形フリップフロップ２２０がセットされ、その結果
アンドゲート２２１が制御されて読み出しクロックＳ１
３が読み出し制御線２０９を介し図６のＦＩＦＯ２０１
に送出されパケットの読み出しが開始される。ビットパ
ターン挿入カウンタ２１９は伝送用オーバーヘッド領域
の周期及び空領域Ｅの周期の毎にビットパターン挿入信
号Ｓ９によりアンドゲート２２１を制御し、読み出しク
ロックＳ１３の送出を停止する一方、図６に示されてい
るビットパターン発生回路２１２及びセレクタ２１３を
制御し出力回線２０５に予め定められたビットパターン
を送出する。また、ビットパターン挿入信号Ｓ９はパケ
ット周期カウンタ２１８にも入力され、ビットパターン
を挿入している間はパケット周期カウンタ２１８は動作
を停止する。その場合はビットパターン挿入期間だけパ
ケット発生周期が長くなる。上記により、パケットを書
き込み開始してから読み出しを開始するまで最低伝送用
オーバーヘッド領域の長さがあるため、及び出力伝送信
号に伝送用オーバーヘッド領域の周期と長さと空領域Ｅ
の周期と長さと同一の予め定められたビットパターンが
挿入されるため、入力回線に伝送用オーバーヘッドが到
着していてパケットが書き込まれない場合でもＦＩＦＯ
２０１内に蓄積されているパケットはなくなることがな
くビットパターン送出期間を除く期間に連続してパケッ
トを読み出すことが可能である。以上により本実施例の
パケット位相同期回路の出力回線２０５には図８の出力
伝送信号に示されるように入力回線２０４上の伝送用オ
ーバーヘッド領域及び空領域Ｅが予め定められたビット
パターン（ＢＰ１，ＢＰ２，ＢＰ３）に換えられて挿入
された信号が送出されそのパケットの位相はパケット周
期信号Ｓ１１に同期される。なお、伝送用オーバーヘッ
ドに対応するビットパターン（ＢＰ１，ＢＰ２）と空領
域Ｅに対応するビットパターン（ＢＰ３）とパケット
（Ｐ_n-4〜Ｐ４）の位相関係は任意でよい。

【００２４】本実施例においても、複数の入力回線のパ
ケット位相同期を取る場合は、読み出し制御回路２０３
のパケット周期カウンタ２１８及びビットパターン挿入
カウンタを共通とすれば全入力回線のパケット位相同期
を取ることが可能となる。

【００２５】本実施例によればパケットの蓄積を行うＦ
ＩＦＯ２０１の容量は、伝送用オーバーヘッドによる位
相変動を吸収するためにＬバイト、空領域Ｅに対するた
めにＮバイト、パケット毎の位相を合わせるためにＭバ
イト、伝送用オーバーヘッド領域に対応するビットパタ
ーン挿入時のパケット蓄積量増加のためにＬバイト、計
２・Ｌ＋Ｍ＋Ｎバイト必要である。これはフレーム同期
を取る場合必要となる（Ｌ＋Ｏ）×Ｐバイト（フレーム
長）よりも十分小さい。従って小容量のＦＩＦＯ（バッ
ファメモリ）でパケット位相同期可能となる。またこれ
によりパケットがＦＩＦＯ内に蓄積される時間が小さく
なり、位相同期による遅延も小さくなる。また、本実施
例の場合は、前実施例における周波数変換回路１２１が
不要である。また出力伝送信号に挿入される予め定めら
れたビットパターンを利用して、伝送制御信号等を伝送
することも可能となる。

【００２６】次に図９〜図１１を用い更に他の実施例に
ついて説明する。本発明を実施するに当りパケット長
（Ｍ）を１フレーム内に挿入される伝送用オーバーヘッ
ド領域長（Ｌ・Ｐ）と空領域長（Ｎ）の和の整数分の１
となる様に選択する。図９は本発明によるパケット位相
同期回路の更に他の実施例の構成図であり、３０１は、
ＦＩＦＯ，３０２は書き込み制御回路、３０３は読み出
し制御回路、３０４は入力回線、３０５は出力回線、３
０６はフレーム信号線、３０７，３１１はクロック信号
線、３０８は書き込み制御線、３０９は読み出し制御
線、３１０は起動信号線であり、３１２は入力伝送信号
のパケットに含まれる伝送情報を持たない空パケットを
発生する空パケット発生回路であり、３１３は、ＦＩＦ
Ｏ３０１及び空パケット発生回路３１２の出力を選択す
るセレクタであり、３１４はＦＩＦＯ出力線であり、３
１５は空パケット発生回路出力線であり３１６は空パケ
ット挿入信号線である。以上の内ＦＩＦＯ３０１と書き
込み制御回路３０２は前二実施例と同じ動作をする。本
実施例の読み出し制御回路３０３は、ＦＩＦＯ３０１へ
読み出しクロックを送出することによりパケットの読み
出し制御する他、空パケット発生回路３１２及びセレク
タ３１３を制御することで出力伝送信号に空パケットの
挿入を行う。

【００２７】以下、図１０及び図１１により読み出し制
御回路３０３の構成と動作を詳細に説明する。図１０は
読み出し制御回路３０３の構成図であり３１７は書き込
み制御回路３０２より送出される起動信号Ｓ１５を１パ
ケット長だけ同期用局クロックＣＫ２を用いて遅延させ
た読み出し許可信号Ｓ１６を作成し、読み出し許可信号
線３２２に送出する遅延回路であり、３１８は同期用局
クロックＣＫ２を用いそれをカウントすることによりパ
ケット周期毎に発生するパルスを持つパケット周期信号
Ｓ１７を作成し、パケット周期信号線３２３に送出する
パケット周期カウンタであり、３１９はパケット長と一
致した空パケット挿入信号Ｓ１４をその発生期間が１フ
レーム内で伝送用オーバーヘッド領域と空領域Ｅの和と
なるような周期で発生した空パケット挿入信号線３１６
に送出する空パケット挿入カウンタであり、２２０はエ
ッジトリガー形フリップフロップであり、３２１はアン
ドゲートであり、３２２は読み出し許可信号線、３２３
はパケット周期信号線、３２４は読み出しクロック制御
線である。図１１は読み出し制御回路３０３の動作を説
明するタイムチャートであり、入力伝送信号は前二実施
例と同一である。図１１は起動時の動作例を示したもの
であり、先ず起動信号Ｓ１５入力されると遅延回路３１
７により１パケット長だけ遅延した読み出し許可信号Ｓ
１６が作成され、そして次に発生したパケット周期信号
Ｓ１７によりエッジトリガー形フリップフロップ３２０
がセットされ、その結果アンドゲート３２１が制御され
て読み出しクロックＳ１８が読み出し制御線３０９を介
し図９のＦＩＦＯ３０１に送出されパケットの読み出し
が開始される。空パケット挿入カウンタ３１９は、前記
周期毎に空パケット挿入信号Ｓ１４によりアンドゲート
３２１を制御し、読み出しクロックＳ１８の送出を停止
する一方、図９に示されている空パケット発生回路３１
２及びセレクタ３１３を制御し出力回線３０５に空パケ
ットを送出する。また空パケット挿入信号Ｓ１４は、パ
ケット周期カウンタ３１８にも入力され、空パケットを
挿入している間はパケット周期カウンタ３１８は動作を
停止する。その場合は空パケット挿入期間だけパケット
発生周期が長くなる。上記によりパケットを書き込み開
始してから読み出しが開始されるまで最低１パケットの
長さがあるため及び出力伝送信号に周期的に空パケット
が挿入されるため、入力回線に伝送用オーバーヘッドが
到着していてパケットが書き込まれない場合でもＦＩＦ
Ｏ３０１内に蓄積されているパケットはなくなることが
なく、空パケット送出期間を除く期間に連続してパケッ
トを読み出すことが可能である。以上により本実施例の
パケット位相同期回路の出力回線３０５には図１１の出
力伝送信号に示されるように入力回線３０４上の伝送用
オーバーヘッド領域及び空領域Ｅが空パケットにまとめ
て換られて挿入された信号が送出され、そのパケットの
位相はパケット周期信号Ｓ１７に同期される。また、パ
ケット長を１フレーム内に挿入される伝送用オーバーヘ
ッド領域と空領域Ｅの長さの和の整数分の１となるよう
にしたことで、空パケットをフレーム周期の整数分の１
の周期で規則的に発生させることが可能となり、空パケ
ット挿入カウンタ３１９の回路構成を簡単に出来る。

【００２８】本実施例においても、複数の入力回線のパ
ケット位相同期を取る場合は、読み出し制御回路３０３
のパケット周期カウンタ３１８及び空パケット挿入カウ
ンタを共通とすれば全入力回線のパケット位相同期を取
ることが可能となる。

【００２９】本実施例によればパケットの蓄積を行うＦ
ＩＦＯ３０１の容量は、伝送用オーバーヘッドによる位
相変動を吸収するためにＭバイト、パケット毎の位相を
合わせるためにＭバイト、空パケット挿入時のパケット
蓄積量増加のためにＭバイト、計３．Ｍバイト必要であ
る。これはフレーム同期を取る場合必要となる（Ｌ＋
Ｏ）×Ｐバイト（フレーム長）よりも一分小さい。従っ
て小容量のＦＩＦＯ（バッファメモリ）でパケット位相
同期可能となる。またこれによりパケットがＦＩＦＯ内
に蓄積される時間が小さくなり、位相同期による遅延も
小さくなる。また、本実施例の場合、図４に示される実
施例における周波数変換回路１２１が不要である。また
出力伝送信号に挿入される空パケットを利用して、伝送
制御信号等を伝送することも可能となる。

【００３０】

【発明の効果】本発明によれば、パケット位相同期を行
う場合パケットの蓄積を行うバッファメモリの容量が小
さくて済み、また位相同期によるパケットの遅延も小さ
く出来る。

【図面の簡単な説明】

【図１】本発明の一実施例を示す構成図。

【図２】図１における書き込み制御回路の構成図。

【図３】図２の書き込み制御回路の動作を説明するタイ
ムチャート。

【図４】図１における読み出し制御回路の構成図。

【図５】図４の読み出し制御回路の動作を説明するタイ
ムチャート。

【図６】本発明の他の実施例を示す構成図。

【図７】図６における読み出し制御回路の構成図。

【図８】図７の読み出し制御回路の動作を説明するタイ
ムチャート。

【図９】更に他の実施例を示す構成図。

【図１０】図９における読み出し制御回路の構成図。

【図１１】図１０の読み出し制御回路を説明するタイム
チャート。

【図１２】本発明のパケット位相同期回路に適用される
伝送フォーマットを説明する図。

【符号の説明】

１０１，２０１，３０１…ファーストイン・ファースト
アウトメモリ、 １０２，２０２，３０２…書き込み制御回路、 １０３，２０３，３０３読み出し制御回路、 １０４，２０４，３０４…入力回線、 １０５，２０５，３０５…出力回線、 １０６，２０６，３０６…フレーム信号線、 １０７，１１１，２０７，２１１，３０７，３１１…ク
ロック信号線、 １０８，２０８，３０８…書き込み制御線、 １０９，２０９，３０９…読み出し制御線、 １１０，２１０，３１０…起動信号線、 １１２…ポインタ読み取り回路、 １１３…ペイロード位置検出カウンタ、 １１４…オーバーヘッド周期カウンタ、 １１５…セット・リセット形フリップフロップ、 １１６…アンドゲート、 １１７…ポインタ信号線、 １１８…空領域検出信号線、 １１９…オーバーヘッド検出信号線、 １２０…ペイロード位置検出信号線、 １２１…周波数変換回路、 １２２，２１７，３１７…遅延回路、 １２３，２１８，３１８…パケット周期カウンタ、 １２４，２２０，２３０…エッジトリガー形フリップフ
ロップ、 １２５，２２１，３２１…アンドゲート、 １２７，２２２，３２２…読み出し許可信号線、 １２８，２２３，３２３…パケット周期信号線、 １２６…クロック信号線、 １２９，２２４，３２４…読み出しクロック制御線、 ２１２…ビットパターン発生回路、 ３１２…空パケット発生回路、 ２１２，３１２…セレクタ、 ２１４，３１４…ＦＩＦＯ出力線、 ２１５…ビットパターン発生回路出力線、 ３１５…空パケット発生回路出力線、 ２１６…ビットパターン挿入信号線、 ３１６…空パケット挿入信号線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9744−5Ｋ Ｈ０４Ｌ 11/20 Ｄ (72)発明者 大槻 兼市 神奈川県横浜市戸塚区戸塚町216番地株 式会社日立製作所戸塚工場内 (56)参考文献 特開 昭59−135994（ＪＰ，Ａ) 特開 昭58−66448（ＪＰ，Ａ) Ｂｅｒｎｈａｒｄ Ｓｃｈａｆｆｅ ｒ、“Ｓｙｎｃｈｒｏｎｏｕｓ ａｎｄ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎ ｓｆｅｒ Ｍｏｄｅｓ ｉｎ ｔｈｅ Ｆｕｔｕｒｅ Ｂｒｏａｄｂａｎｄ Ｉ ＳＤＮ”、ＩＣＣ’88（12−15Ｊｕｎｅ 1988）、ｐ．1552−1557.

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】伝送用制御信号を含むオーバーヘッドと情
   報信号を伝送するペイロードとが周期配置された時分割
   多重の伝送フォーマットを有し、前記ペイロードには複
   数個の第１の固定長パケットがパケット多重化されてい
   る入力信号を入力し、前記複数個の第１の固定長パケッ
   トを通信装置内の信号フォーマットに合わせて出力する
   前記通信装置のパケット位相同期回路において、前記オ
   ーバーヘッドを除去し、前記複数個の第１の固定長パケ
   ットを固定長パケット単位で位相同期させるとともに前
   記第１の固定長パケットと等長の第２の固定長パケット
   を挿入し、前記通信装置内の位相および信号フォーマッ
   トに合わせて前記複数個の第１の固定長パケットおよび
   第２の固定長パケットを出力してなるセル位相同期回
   路。
2. 【請求項２】上記パケット位相同期回路は、上記複数個
   の第１の固定長パケットを蓄積するバッファメモリと、
   上記ペイロードの第１の固定長パケットを前記バッファ
   メモリに書込む書込み制御回路と、前記バッファメモリ
   から前記第１の固定長パケットを上記装置内位相に合わ
   せて読出す読出し制御回路と、上記第２の固定長パケッ
   トを生成する固定長パケット生成回路と、前記バッファ
   メモリの出力と固定長パケット生成回路の出力とを選択
   する選択回路とからなる請求項１記載のパケット位相同
   期回路。
3. 【請求項３】上記第２の固定長パケットは、上記通信装
   置の監視や保守や運用や制御のいづれかに対応した情報
   もしくはそれらを組合せた情報を含んでなる請求項１も
   しくは２に記載のパケット位相同期回路。
4. 【請求項４】上記パケット位相同期回路は、クロックの
   周波数変換回路もしくはクロック入力回路も備え、前記
   クロック変換回路もしくはクロック入力回路の出力クロ
   ックで上記読出し制御回路と固定長パケット生成回路を
   動作させる構成とし、前記パケット位相同期回路の出力
   は、上記入力信号の信号速度から出力信号の信号速度に
   変換後、上記複数個の第１の固定長パケットおよび第２
   の固定長パケットを出力してなる請求項２もしくは３記
   載のパケット位相同期回路。
5. 【請求項５】上記パケット位相同期回路において、上記
   第１の固定長パケットと第２の固定長パケットの長さを
   上記オーバーヘッド周期の整数倍の期間内に挿入される
   前記オーバーヘッドの長さと前記ペイロード上で前記第
   １のセルの存在しない空き部分の長さの和の整数分の１
   とした固定長パケットを用い、前記オーバーヘッド除去
   後に前記第２の固定長パケットを挿入し、前記パケット
   位相同期回路の入力信号の伝送速度と同一の速度で前記
   第１の固定長パケットと第２の固定長パケットを出力し
   てなる請求項１乃至３いづれかに記載のパケット位相同
   期回路。