JP2834145B2 - パケット位相同期回路およびパケット位相同期方法 - Google Patents
パケット位相同期回路およびパケット位相同期方法Info
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- JP2834145B2 JP2834145B2 JP18188588A JP18188588A JP2834145B2 JP 2834145 B2 JP2834145 B2 JP 2834145B2 JP 18188588 A JP18188588 A JP 18188588A JP 18188588 A JP18188588 A JP 18188588A JP 2834145 B2 JP2834145 B2 JP 2834145B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、固定長パケットを用い時分割多重通信情報
を交換するスイッチと伝送路とのインターフェス部に設
けられるパケット位相同期回路に係り、特に周期的伝送
用オーバーヘッドを含む伝送フォーマットに適応するの
に好適なパケット位相同期回路に関する。
を交換するスイッチと伝送路とのインターフェス部に設
けられるパケット位相同期回路に係り、特に周期的伝送
用オーバーヘッドを含む伝送フォーマットに適応するの
に好適なパケット位相同期回路に関する。
従来、伝送路と交換機との間で位相同期をとる位相同
期方式については、社団法人電子通信学会発行（昭和61
年３月15日（株）コロナ社）の書籍「ディジタル交換方
式」PP64〜65“（２）位相同期”の項で述べられてい
る。本例では、各ハイウェイ毎に設けられたフレームア
ライナ（位相同期メモリ）によりフレームの先頭を識別
し、位相同期メモリに順次パルス列を書き込み、読み出
しは全ハイウェイフレーム位相同期を取って行ってい
る。
期方式については、社団法人電子通信学会発行（昭和61
年３月15日（株）コロナ社）の書籍「ディジタル交換方
式」PP64〜65“（２）位相同期”の項で述べられてい
る。本例では、各ハイウェイ毎に設けられたフレームア
ライナ（位相同期メモリ）によりフレームの先頭を識別
し、位相同期メモリに順次パルス列を書き込み、読み出
しは全ハイウェイフレーム位相同期を取って行ってい
る。
上記従来技術は、フレーム内に周期配置された時分割
多重伝送のための制御信号を運ぶ伝送用オーバーヘッド
領域と情報を運ぶペイロード領域により構成される伝送
フォーマットを持ち、該ペイロード領域に固定長のパケ
ットをパケット多重収容する伝送路において、そのパケ
ット位相同期を取る場合も、フレーム単位で位相同期を
取る必要がある。その場合位相同期メモリは、１フレー
ム分の伝送信号を蓄える容量が必要であり、またそれに
よる遅延も大きいという問題があった。
多重伝送のための制御信号を運ぶ伝送用オーバーヘッド
領域と情報を運ぶペイロード領域により構成される伝送
フォーマットを持ち、該ペイロード領域に固定長のパケ
ットをパケット多重収容する伝送路において、そのパケ
ット位相同期を取る場合も、フレーム単位で位相同期を
取る必要がある。その場合位相同期メモリは、１フレー
ム分の伝送信号を蓄える容量が必要であり、またそれに
よる遅延も大きいという問題があった。
本発明の目的は、パケット毎に位相同期を行い位相同
期に用いるメモリの容量を小さくしかつ位相同期による
遅延を小さくすることにある。
期に用いるメモリの容量を小さくしかつ位相同期による
遅延を小さくすることにある。
本発明は、固定長のパケットの蓄積を行うバッファメ
モリと、バッファメモリへのパケットの書き込みを制御
する書き込み制御回路と、バッファメモリからのパケッ
トを位相同期を取りつつ読み出す読み出し制御回路を設
け、バッファメモリからパケットを入力回線上の全パケ
ットを伝送するのに必要十分な伝送速度で読み出す。
モリと、バッファメモリへのパケットの書き込みを制御
する書き込み制御回路と、バッファメモリからのパケッ
トを位相同期を取りつつ読み出す読み出し制御回路を設
け、バッファメモリからパケットを入力回線上の全パケ
ットを伝送するのに必要十分な伝送速度で読み出す。
また本発明では、バッファメモリからパケットを読み
出し時に周期的に予め定められたビットパターンを挿入
し、入力回線の伝送速度と同一速度で読み出す。
出し時に周期的に予め定められたビットパターンを挿入
し、入力回線の伝送速度と同一速度で読み出す。
また本発明では、上記予め定められたビットパターン
を伝送用オーバーヘット領域と同一の周期と長さで挿入
し、かつ該ペイロード領域上の該パケットの存在しない
領域と同一の周期と長さで挿入することにより、バッフ
ァメモリからパケットを入力回線の伝送速度と同一速度
で読み出す。
を伝送用オーバーヘット領域と同一の周期と長さで挿入
し、かつ該ペイロード領域上の該パケットの存在しない
領域と同一の周期と長さで挿入することにより、バッフ
ァメモリからパケットを入力回線の伝送速度と同一速度
で読み出す。
また本発明では、パケット長を伝送用オーバーヘッド
周期の整数倍の期間内に挿入される伝送用オーバーヘッ
ド領域の長さとペイロード領域でパケットの存在しない
領域の長さの和の整数分の１となる様に選択し、バッフ
ァメモリからパケットを読み出し時に周期的に空パケッ
トを挿入し入力回線の伝送速度と同一の速度で読み出
す。
周期の整数倍の期間内に挿入される伝送用オーバーヘッ
ド領域の長さとペイロード領域でパケットの存在しない
領域の長さの和の整数分の１となる様に選択し、バッフ
ァメモリからパケットを読み出し時に周期的に空パケッ
トを挿入し入力回線の伝送速度と同一の速度で読み出
す。
書き込み制御回路は、ペイロード領域のパケットを取
り出しバッファメモリに順次書き込む。読み出し制御回
路は、バッファ内に蓄積されているパケットをパケット
毎に各回線位相同期を取り読み出す。バッファからパケ
ット読み出し時、その読み出す速度を入力回線上の全パ
ケットの伝送に必要十分な速度で読み出し回線上を固定
長のパケットのみとすることにより、または周期的に予
め定められたビットパターンを挿入し、入力回線と同一
速度で読み出すことにより、またはパケット長を伝送用
オーバーヘッド領域の周期の整数倍の期間内に挿入され
る伝送用オーバーヘッド領域の長さとペイロード領域で
パケットの存在しない領域の長さの和の整数分の１とな
る様に選択し、空パケットを周期的に挿入し入力回線の
伝送速度と同一の速度で読み出し回線上を固定長パケッ
トのみとすることにより、パケット位相同期を取る。
り出しバッファメモリに順次書き込む。読み出し制御回
路は、バッファ内に蓄積されているパケットをパケット
毎に各回線位相同期を取り読み出す。バッファからパケ
ット読み出し時、その読み出す速度を入力回線上の全パ
ケットの伝送に必要十分な速度で読み出し回線上を固定
長のパケットのみとすることにより、または周期的に予
め定められたビットパターンを挿入し、入力回線と同一
速度で読み出すことにより、またはパケット長を伝送用
オーバーヘッド領域の周期の整数倍の期間内に挿入され
る伝送用オーバーヘッド領域の長さとペイロード領域で
パケットの存在しない領域の長さの和の整数分の１とな
る様に選択し、空パケットを周期的に挿入し入力回線の
伝送速度と同一の速度で読み出し回線上を固定長パケッ
トのみとすることにより、パケット位相同期を取る。
以上により、フレーム単位で位相同期を取る必要がな
くなるため、位相同期に用いるバッファメモリの容量
は、伝送用オーバーヘッド等による位相変動を吸収する
分とパケット単位の位相同期を取る分だけでよくなり、
フレーム全てを蓄積する必要がなくなるため、少なくす
ることが可能である。また、バッファメモリに蓄積され
る時間が短くなるため、位相同期によるパケットの遅延
時間が小さくなる。
くなるため、位相同期に用いるバッファメモリの容量
は、伝送用オーバーヘッド等による位相変動を吸収する
分とパケット単位の位相同期を取る分だけでよくなり、
フレーム全てを蓄積する必要がなくなるため、少なくす
ることが可能である。また、バッファメモリに蓄積され
る時間が短くなるため、位相同期によるパケットの遅延
時間が小さくなる。
以下、本発明の実施例を説明する。
先ず第12図により本発明によるパケット位相同期回路
に適用される伝送フォーマットの一例を説明する。第12
図は１フレーム分のフレーム構造を示したものであり、
OH1〜OHPは周期配置された時分割多重伝送のための制御
信号を運ぶ伝送用オーバーヘッド領域であり、１伝送用
オーバーヘッド領域の長さはＬバイトである。伝送用オ
ーバーヘッドOH1〜OHPを除く領域が情報を運ぶペイロー
ド領域となり、その領域の長さは１フレーム当りＯ×Ｐ
バイトとなる。Ｐ′n-6〜Ｐ′n，P1〜Pn-6は前記ペイロ
ード領域にパケット多重収容された固定長のパケットで
あり、１パケットの長さはＭバイトである。Ｅはベイロ
ード領域の長さがパケットの長さの整数倍になっていな
い場合に生じる空領域であり、Ｎバイトの長さを持つ。
に適用される伝送フォーマットの一例を説明する。第12
図は１フレーム分のフレーム構造を示したものであり、
OH1〜OHPは周期配置された時分割多重伝送のための制御
信号を運ぶ伝送用オーバーヘッド領域であり、１伝送用
オーバーヘッド領域の長さはＬバイトである。伝送用オ
ーバーヘッドOH1〜OHPを除く領域が情報を運ぶペイロー
ド領域となり、その領域の長さは１フレーム当りＯ×Ｐ
バイトとなる。Ｐ′n-6〜Ｐ′n，P1〜Pn-6は前記ペイロ
ード領域にパケット多重収容された固定長のパケットで
あり、１パケットの長さはＭバイトである。Ｅはベイロ
ード領域の長さがパケットの長さの整数倍になっていな
い場合に生じる空領域であり、Ｎバイトの長さを持つ。
第12図に示されるフレームの先頭は伝送用オーバヘッ
ドOH1であり、終りはPn-6である。ただしPn-6の後の一
部は次のフレームにずれ込んでいる。伝送用オーバーヘ
ッドOH1〜OHPは、Ｌ＋Ｏバイトの周期でフレーム内に配
置されている。そのためパケットP3等に見られるように
パケットの途中に伝送用オーバーヘッドが入り込む場合
がある。１つのフレームと１つのペイロード領域は必ず
しも一致しなく、第12図の場合ペイロード領域の先頭は
パケットP1であり、パケットＰ′n-6〜Ｐ′n，空領域Ｅ
は前のペイロード領域である。ペイロード領域の先頭位
置及び空き領域の位置を示す情報は、伝送用オーバーヘ
ッドOH1に含まれている。
ドOH1であり、終りはPn-6である。ただしPn-6の後の一
部は次のフレームにずれ込んでいる。伝送用オーバーヘ
ッドOH1〜OHPは、Ｌ＋Ｏバイトの周期でフレーム内に配
置されている。そのためパケットP3等に見られるように
パケットの途中に伝送用オーバーヘッドが入り込む場合
がある。１つのフレームと１つのペイロード領域は必ず
しも一致しなく、第12図の場合ペイロード領域の先頭は
パケットP1であり、パケットＰ′n-6〜Ｐ′n，空領域Ｅ
は前のペイロード領域である。ペイロード領域の先頭位
置及び空き領域の位置を示す情報は、伝送用オーバーヘ
ッドOH1に含まれている。
次に、本発明によるパケット位相同期回路の一実施例
を第１図〜第５図により説明する。第１図は、パケット
位相同期回路の構成図であり、101はパケットの蓄積に
用いられ、書込みと読み出しが独立に行えるファースト
イン・ファーストアウトメモリ（以下FIFOと称す）であ
り、102はペイロード上のパケットのFIFO101への書き込
みを制御する書き込み制御回路であり、103はFIFO101か
らパケットを位相同期を取り読み出す読み出し制御回路
であり、104は入力回線、105は出力回線、106はフレー
ム信号線、107,111はクロック信号線、108は書き込み制
御線、109は読み出し制御線、110は起動信号線である。
を第１図〜第５図により説明する。第１図は、パケット
位相同期回路の構成図であり、101はパケットの蓄積に
用いられ、書込みと読み出しが独立に行えるファースト
イン・ファーストアウトメモリ（以下FIFOと称す）であ
り、102はペイロード上のパケットのFIFO101への書き込
みを制御する書き込み制御回路であり、103はFIFO101か
らパケットを位相同期を取り読み出す読み出し制御回路
であり、104は入力回線、105は出力回線、106はフレー
ム信号線、107,111はクロック信号線、108は書き込み制
御線、109は読み出し制御線、110は起動信号線である。
以下、本実施例の動作を説明する。入力回線104を伝
送して来る入力伝送信号は、第12図に示す伝送フォーマ
ットと同様の伝送フォーマットを持っている。入力伝送
信号に含まれるパケットは、順次FIFO101に書き込まれ
る。その書き込み制御は、書き込み制御回路102によ
り、伝送路インタフェース部で作成されるフレーム信号
Ｆと入力伝送信号より抽出した伝送路クロックCK1及び
入力伝送信号のフレームの先頭にある伝送用オーバヘッ
ドに含まれているペイロード領域の先頭位置と空領域の
位置を示す情報より、パケットの位置を検出し、パケッ
トの到着している間だけ書き込みクロックをFIFO101に
書き込み制御線108を介して送出することにより行われ
る。一方、FIFO101からのパケットの読み出し制御は、
クロックCK1と同一周波数の同期用局クロックCK2と書き
込み制御回路102から起動時出力される起動信号S5によ
り読み出しクロックを作成し、読み出し制御線109を介
してFIFO101に送出することにより行われる。
送して来る入力伝送信号は、第12図に示す伝送フォーマ
ットと同様の伝送フォーマットを持っている。入力伝送
信号に含まれるパケットは、順次FIFO101に書き込まれ
る。その書き込み制御は、書き込み制御回路102によ
り、伝送路インタフェース部で作成されるフレーム信号
Ｆと入力伝送信号より抽出した伝送路クロックCK1及び
入力伝送信号のフレームの先頭にある伝送用オーバヘッ
ドに含まれているペイロード領域の先頭位置と空領域の
位置を示す情報より、パケットの位置を検出し、パケッ
トの到着している間だけ書き込みクロックをFIFO101に
書き込み制御線108を介して送出することにより行われ
る。一方、FIFO101からのパケットの読み出し制御は、
クロックCK1と同一周波数の同期用局クロックCK2と書き
込み制御回路102から起動時出力される起動信号S5によ
り読み出しクロックを作成し、読み出し制御線109を介
してFIFO101に送出することにより行われる。
上記書き込み制御回路102の構成と動作を第２図及び
第３図によりさらに詳しく説明する。第２図は書き込み
制御回路102の構成図であり、112は、入力伝送信号のフ
レームの先頭にある伝送オーバーヘッドに含まれるペイ
ロード領域の先頭位置と空領域の位置を示す信号をフレ
ーム信号Ｆに従って読み取りその結果をポインタ信号線
117に送出するポインタ読み取り回路であり、113は、上
記ポインタ情報，フレーム信号及び伝送路クロックCK1
より空領域を示す空領域検出信号S1及びペイロードの先
頭を示すペイロード位置検出信号S3を作成し、それぞれ
空領域検出信号線118とペイロード位置検出信号線120に
送出するペイロード位置検出カウンタであり、114は、
フレーム信号Ｆと伝送路クロックCK1よりオーバーヘッ
ドの位置を検出しオーバーヘッド検出信号S2をオーバー
ヘッド検出信号線119に出力するオーバーヘッド周期カ
ウンタであり、115はセット・リセット形フリップフロ
ップであり、116は、書き込みクロックのゲート制御を
行うアンドゲートである。
第３図によりさらに詳しく説明する。第２図は書き込み
制御回路102の構成図であり、112は、入力伝送信号のフ
レームの先頭にある伝送オーバーヘッドに含まれるペイ
ロード領域の先頭位置と空領域の位置を示す信号をフレ
ーム信号Ｆに従って読み取りその結果をポインタ信号線
117に送出するポインタ読み取り回路であり、113は、上
記ポインタ情報，フレーム信号及び伝送路クロックCK1
より空領域を示す空領域検出信号S1及びペイロードの先
頭を示すペイロード位置検出信号S3を作成し、それぞれ
空領域検出信号線118とペイロード位置検出信号線120に
送出するペイロード位置検出カウンタであり、114は、
フレーム信号Ｆと伝送路クロックCK1よりオーバーヘッ
ドの位置を検出しオーバーヘッド検出信号S2をオーバー
ヘッド検出信号線119に出力するオーバーヘッド周期カ
ウンタであり、115はセット・リセット形フリップフロ
ップであり、116は、書き込みクロックのゲート制御を
行うアンドゲートである。
第３図は、書き込み制御回路102の動作例を説明する
タイムチャートであり、入力伝送信号におけるOH1,OH2
は伝送用オーバーヘッド、Ｐ′n-2〜Ｐ′n,P1〜P5は、
固定長のパケット、Ｅはペイロード領域上の空領域を示
しており、第12図に示したものと同一である。S4は書き
込み制御線108に送出される書込みクロックであり斜線
部がクロックが送出されていることを示している。
タイムチャートであり、入力伝送信号におけるOH1,OH2
は伝送用オーバーヘッド、Ｐ′n-2〜Ｐ′n,P1〜P5は、
固定長のパケット、Ｅはペイロード領域上の空領域を示
しており、第12図に示したものと同一である。S4は書き
込み制御線108に送出される書込みクロックであり斜線
部がクロックが送出されていることを示している。
次に第３図に従って書き込み制御回路102の動作を説
明する。第３図は起動時の動作を示したものであり、先
ずフレーム信号Ｆが入力されるとポインタ読み取り回路
112が起動してペイロード領域の先頭位置と空領域の位
置を示す信号をペイロード位置検出カウンタ113に送出
する。ペイロード位置検出カウンタ113はその信号に基
づき伝送路クロックCK1をカウントすることにより空領
域及びペイロード領域を検出して、空領域検出信号S1及
びペイロード位置検出信号S3を送出する。そして、セッ
ト・リセット形フリップフロップ115は、起動信号S3に
よりセットされ、その結果アンドゲート116を制御し書
き込みクロックS4を書き込み制御線108を介し、第１図
に示したFIFO101に送出し、パケットP1から書き込みが
開始される。以後この書き込みクロックS4は、空領域検
出信号S1及びオーバーヘッド検出信号S3によりアンドゲ
ート116が制御され、伝送用オーバーヘッド及び空領域
が到着した時は停止されるためパケット部分のみがFIFO
101に書き込まれる。
明する。第３図は起動時の動作を示したものであり、先
ずフレーム信号Ｆが入力されるとポインタ読み取り回路
112が起動してペイロード領域の先頭位置と空領域の位
置を示す信号をペイロード位置検出カウンタ113に送出
する。ペイロード位置検出カウンタ113はその信号に基
づき伝送路クロックCK1をカウントすることにより空領
域及びペイロード領域を検出して、空領域検出信号S1及
びペイロード位置検出信号S3を送出する。そして、セッ
ト・リセット形フリップフロップ115は、起動信号S3に
よりセットされ、その結果アンドゲート116を制御し書
き込みクロックS4を書き込み制御線108を介し、第１図
に示したFIFO101に送出し、パケットP1から書き込みが
開始される。以後この書き込みクロックS4は、空領域検
出信号S1及びオーバーヘッド検出信号S3によりアンドゲ
ート116が制御され、伝送用オーバーヘッド及び空領域
が到着した時は停止されるためパケット部分のみがFIFO
101に書き込まれる。
次に、第４図及び第５図により読み出し制御回路103
の構成と動作をさらに詳しく説明する。第４図は読み出
し制御回路103の構成図であり、121は、同期用局クロッ
クCK2をペイロード領域上の全パケットを伝送するのに
必要十分な速度に周波数変換し、変換用クロックCK2′
を作成する周波数変換回路であり、122は、書き込み制
御回路102より送出される起動信号S5を伝送用オーバー
ヘッド領域長だけ、同期用局クロックCK2を用いて遅延
させた読み出し許可信号S6を作成し、読み出し許可信号
線127に送出する遅延回路であり123は、交換用クロック
CK2′を用い、それをカウントすることによりパケット
周期毎に発生するパルスを持つパケット周期信号S7をパ
ケット周期信号線128に送出するパケット周期カウンタ
であり、124は、エジトリガー形フリップフロップであ
り、125は、読み出しクロックS8の出力を制御するアン
ドゲートであり、126はクロック信号線、129は読み出し
クロック制御線である。第５図は、読み出し制御回路10
3の動作を説明するためのタイムチャートであり、入力
伝送信号は第３図に示されているものと同一である。第
５図は起動時の動作例を示したものであり、先ず起動信
号S5が入力されると遅延回路122より伝送用オーバーヘ
ッド領域長だけ遅延した読み出し許可信号S6が作成さ
れ、エジトリガー形フリップフロップ124に入力され
る。そして次に発生したパケット周期信号S7によりエッ
ジトリガー形フリップフロップ124がセットされ、その
結果アンドゲート125が制御されて読み出しクロックS8
が読み出し制御線109を介し第１図のFIFO101に送出され
パケットの読み出しが開始される。すなわち、パケット
を書き込み開始してから読み出しが開始されるまで最低
伝送用オーバーヘッド領域の長さがあるため及びパケッ
トを読み出す速度が書き込む速度より遅く伝送用オーバ
ーヘッド領域の周期間には、ほぼ伝送用オーバーヘッド
領域の分余分にパケットが蓄積されるため、入力回線に
伝送用オーバーヘッド領域が到着していてパケットが書
き込まれない場合でもFIFO101内に蓄積されているパケ
ットはなくなることがなく連続してパケットを読み出す
ことが可能である。従って、本実施例のパケット位相同
期回路の出力回線105には第５図の出力伝送信号に示さ
れるように入力回線104上の伝送用オーバーヘッド領域
及び空領域Ｅは取り除かれ固定長パケットが連続した信
号が送出され、そのパケットの位相は、パケット周期信
号S7に同期される。
の構成と動作をさらに詳しく説明する。第４図は読み出
し制御回路103の構成図であり、121は、同期用局クロッ
クCK2をペイロード領域上の全パケットを伝送するのに
必要十分な速度に周波数変換し、変換用クロックCK2′
を作成する周波数変換回路であり、122は、書き込み制
御回路102より送出される起動信号S5を伝送用オーバー
ヘッド領域長だけ、同期用局クロックCK2を用いて遅延
させた読み出し許可信号S6を作成し、読み出し許可信号
線127に送出する遅延回路であり123は、交換用クロック
CK2′を用い、それをカウントすることによりパケット
周期毎に発生するパルスを持つパケット周期信号S7をパ
ケット周期信号線128に送出するパケット周期カウンタ
であり、124は、エジトリガー形フリップフロップであ
り、125は、読み出しクロックS8の出力を制御するアン
ドゲートであり、126はクロック信号線、129は読み出し
クロック制御線である。第５図は、読み出し制御回路10
3の動作を説明するためのタイムチャートであり、入力
伝送信号は第３図に示されているものと同一である。第
５図は起動時の動作例を示したものであり、先ず起動信
号S5が入力されると遅延回路122より伝送用オーバーヘ
ッド領域長だけ遅延した読み出し許可信号S6が作成さ
れ、エジトリガー形フリップフロップ124に入力され
る。そして次に発生したパケット周期信号S7によりエッ
ジトリガー形フリップフロップ124がセットされ、その
結果アンドゲート125が制御されて読み出しクロックS8
が読み出し制御線109を介し第１図のFIFO101に送出され
パケットの読み出しが開始される。すなわち、パケット
を書き込み開始してから読み出しが開始されるまで最低
伝送用オーバーヘッド領域の長さがあるため及びパケッ
トを読み出す速度が書き込む速度より遅く伝送用オーバ
ーヘッド領域の周期間には、ほぼ伝送用オーバーヘッド
領域の分余分にパケットが蓄積されるため、入力回線に
伝送用オーバーヘッド領域が到着していてパケットが書
き込まれない場合でもFIFO101内に蓄積されているパケ
ットはなくなることがなく連続してパケットを読み出す
ことが可能である。従って、本実施例のパケット位相同
期回路の出力回線105には第５図の出力伝送信号に示さ
れるように入力回線104上の伝送用オーバーヘッド領域
及び空領域Ｅは取り除かれ固定長パケットが連続した信
号が送出され、そのパケットの位相は、パケット周期信
号S7に同期される。
本実施例において、複数の入力回線のパケット位相同
期を取る場合は、読み出し制御回路103の周波数変換回
路121及びパケット周期カウンタ123を共通とすれば全入
力回線のパケット位相同期を取ることが可能となる。
期を取る場合は、読み出し制御回路103の周波数変換回
路121及びパケット周期カウンタ123を共通とすれば全入
力回線のパケット位相同期を取ることが可能となる。
本実施例によればパケットの蓄積を行うFIFO101の容
量は、伝送用オーバーヘッド領域にによる位相変動を吸
収するためにＬバイト，空領域Ｅに対するためにＮバイ
ト，パケット毎の位相を合わせるためにＭバイトの計Ｌ
＋Ｍ＋Ｎバイト必要である。これはフレーム同期を取る
場合必要となる（Ｌ＋Ｏ）×Ｐバイト（フレーム長）よ
りも十分小さい。従って小容量のFIFO（バッファメモ
リ）でパケット位相同期可能となる。またこれによりパ
ケットがFIFO内に蓄積される時間が小さくなり、位相同
期による遅延も小さくなる。
量は、伝送用オーバーヘッド領域にによる位相変動を吸
収するためにＬバイト，空領域Ｅに対するためにＮバイ
ト，パケット毎の位相を合わせるためにＭバイトの計Ｌ
＋Ｍ＋Ｎバイト必要である。これはフレーム同期を取る
場合必要となる（Ｌ＋Ｏ）×Ｐバイト（フレーム長）よ
りも十分小さい。従って小容量のFIFO（バッファメモ
リ）でパケット位相同期可能となる。またこれによりパ
ケットがFIFO内に蓄積される時間が小さくなり、位相同
期による遅延も小さくなる。
次に、第６図〜第８図を用い他の実施例について説明
する。第６図は本発明によるパケット位相同期回路の他
の実施例の構成図であり、201は、FIFO,202は書き込み
制御回路,203は読み出し制御回路,204は入力回路,205は
出力回線,206はフレーム信号線,207,211はクロック信号
線,208は書き込み制御線,209は読み出し制御線,210は起
動信号線であり、212は、予め定められたビットパター
ンを発生するビットパターン発生回路であり、213は、F
IFO201及びビットパターン発生回路212の出力を選択す
るセレクタであり、214は、FIFO出力線であり215はビッ
トパターン発生回路出力線であり216はビットパターン
挿入信号線である。以上の内FIFO201と書き込み制御回
路202は前実施例と同じ動作をする。本実施例の読み出
し制御回路203は、FIFO201へ読み出しクロックを送出す
ることにより、パケットの読み出し制御をする他、ビッ
トパターン発生回路212及びセレクタ213を制御すること
で出力伝送信号に予め定められたビットパターンの挿入
を行う。
する。第６図は本発明によるパケット位相同期回路の他
の実施例の構成図であり、201は、FIFO,202は書き込み
制御回路,203は読み出し制御回路,204は入力回路,205は
出力回線,206はフレーム信号線,207,211はクロック信号
線,208は書き込み制御線,209は読み出し制御線,210は起
動信号線であり、212は、予め定められたビットパター
ンを発生するビットパターン発生回路であり、213は、F
IFO201及びビットパターン発生回路212の出力を選択す
るセレクタであり、214は、FIFO出力線であり215はビッ
トパターン発生回路出力線であり216はビットパターン
挿入信号線である。以上の内FIFO201と書き込み制御回
路202は前実施例と同じ動作をする。本実施例の読み出
し制御回路203は、FIFO201へ読み出しクロックを送出す
ることにより、パケットの読み出し制御をする他、ビッ
トパターン発生回路212及びセレクタ213を制御すること
で出力伝送信号に予め定められたビットパターンの挿入
を行う。
以下、第７図及び第８図により読み出し制御回路203
の構成と動作を詳細に説明する。第７図は読み出し制御
回路203の構成図であり、217は、前実施例の遅延回路12
2と同じ動作をする遅延回路であり、218は同期用局クロ
ックCK2を用い、それをカウントすることによりパケッ
ト周期毎に発生するパルスを持つパケット周期信号S12
を作成し、パケット周期信号線223に送出するパケット
周期カウンタであり、219は入力回線204を伝送して来る
入力伝送信号における伝送用オーバーヘッド領域の周期
と長さ及びペイロード領域上の空領域Ｅの周期と長さと
一致したビットパターン挿入信号S9をビットパターン挿
入信号線216に送出するビットパターン挿入カウンタで
あり、220はエッジトリガー形フリップフロップであ
り、221は、アンドゲートであり、222は読み出し許可信
号線,223はパケット周期信号線,224は読み出しクロック
制御線である。第８図は読み出し制御回路203の動作を
説明するタイムチャートであり、入力伝送信号は前実施
例第５図に示したものと同一である。第８図は起動時の
動作例を示したものであり、先ず起動信号S10が入力さ
れると遅延回路217により伝送用オーバーヘッド領域長
だけ遅延した読み出し許可信号S11が作成され、そして
次に発生したパケット周期信号12によりエッジトリガー
形フリップフロップ220がセットされ、その結果アンド
ゲート221が制御されて読み出しクロックS13が読み出し
制御線209を介して第６図のFIFO201に送出されパケット
の読み出しが開始される。ビットパターン挿入カウンタ
219は伝送用オーバーヘッド領域の周期及び空領域Ｅの
周期の毎にビットパターン挿入信号S9によりアンドゲー
ト221を制御し、読み出しクロックS13の送出を停止する
一方、第６図に示されているビットパターン発生回路21
2及びセレクタ213を制御し出力回線205に予め定められ
たビットパターンを送出する。また、ビットパターン挿
入信号S9はパケット周期カウンタ218にも入力され、ビ
ットパターンを挿入している間はパケット周期カウンタ
218は動作を停止する。その場合はビットパターン挿入
期間だけパケット発生周期が長くなる。上記により、パ
ケットを書き込み開始してから読み出しを開始するまで
最低伝送用オーバーヘッド領域の長さがあるため、及び
出力伝送信号に伝送用オーバーヘッド領域の周期と長さ
と空領域Ｅの周期と長さと同一の予め定められたビット
パターンが挿入されるため、入力回線に伝送用オーバー
ヘッドが到着していてパケットが書き込まれない場合で
もFIFO201内に蓄積されているパケットはなくなること
がなくビットパターン送出期間を除く期間に連続してパ
ケットを読み出すことが可能である。以上により本実施
例のパケット位相同期回路の出力回線205には第８図の
出力伝送信号に示されるように入力回線204上の伝送用
オーバーヘッド領域及び空領域Ｅが予め定められたビッ
トパターン（BP1,BP2,BP3）に換えられて挿入された信
号が送出されそのパケットの位相はパケット周期信号S1
1に同期される。なお、伝送用オーバーヘッドに対応す
るビットパターン（BP1,BP2）と空領域Ｅに対応するビ
ットパターン（BP3）とパケット（Pn-4〜P4）の位相関
係は任意でよい。
の構成と動作を詳細に説明する。第７図は読み出し制御
回路203の構成図であり、217は、前実施例の遅延回路12
2と同じ動作をする遅延回路であり、218は同期用局クロ
ックCK2を用い、それをカウントすることによりパケッ
ト周期毎に発生するパルスを持つパケット周期信号S12
を作成し、パケット周期信号線223に送出するパケット
周期カウンタであり、219は入力回線204を伝送して来る
入力伝送信号における伝送用オーバーヘッド領域の周期
と長さ及びペイロード領域上の空領域Ｅの周期と長さと
一致したビットパターン挿入信号S9をビットパターン挿
入信号線216に送出するビットパターン挿入カウンタで
あり、220はエッジトリガー形フリップフロップであ
り、221は、アンドゲートであり、222は読み出し許可信
号線,223はパケット周期信号線,224は読み出しクロック
制御線である。第８図は読み出し制御回路203の動作を
説明するタイムチャートであり、入力伝送信号は前実施
例第５図に示したものと同一である。第８図は起動時の
動作例を示したものであり、先ず起動信号S10が入力さ
れると遅延回路217により伝送用オーバーヘッド領域長
だけ遅延した読み出し許可信号S11が作成され、そして
次に発生したパケット周期信号12によりエッジトリガー
形フリップフロップ220がセットされ、その結果アンド
ゲート221が制御されて読み出しクロックS13が読み出し
制御線209を介して第６図のFIFO201に送出されパケット
の読み出しが開始される。ビットパターン挿入カウンタ
219は伝送用オーバーヘッド領域の周期及び空領域Ｅの
周期の毎にビットパターン挿入信号S9によりアンドゲー
ト221を制御し、読み出しクロックS13の送出を停止する
一方、第６図に示されているビットパターン発生回路21
2及びセレクタ213を制御し出力回線205に予め定められ
たビットパターンを送出する。また、ビットパターン挿
入信号S9はパケット周期カウンタ218にも入力され、ビ
ットパターンを挿入している間はパケット周期カウンタ
218は動作を停止する。その場合はビットパターン挿入
期間だけパケット発生周期が長くなる。上記により、パ
ケットを書き込み開始してから読み出しを開始するまで
最低伝送用オーバーヘッド領域の長さがあるため、及び
出力伝送信号に伝送用オーバーヘッド領域の周期と長さ
と空領域Ｅの周期と長さと同一の予め定められたビット
パターンが挿入されるため、入力回線に伝送用オーバー
ヘッドが到着していてパケットが書き込まれない場合で
もFIFO201内に蓄積されているパケットはなくなること
がなくビットパターン送出期間を除く期間に連続してパ
ケットを読み出すことが可能である。以上により本実施
例のパケット位相同期回路の出力回線205には第８図の
出力伝送信号に示されるように入力回線204上の伝送用
オーバーヘッド領域及び空領域Ｅが予め定められたビッ
トパターン（BP1,BP2,BP3）に換えられて挿入された信
号が送出されそのパケットの位相はパケット周期信号S1
1に同期される。なお、伝送用オーバーヘッドに対応す
るビットパターン（BP1,BP2）と空領域Ｅに対応するビ
ットパターン（BP3）とパケット（Pn-4〜P4）の位相関
係は任意でよい。
本実施例においても、複数の入力回線のパケット位相
同期を取る場合は、読み出し制御回路203のパケット周
期カウンタ218及びビットパターン挿入カウンタを共通
とすれば全入力回線のパケット位相同期を取ることが可
能となる。
同期を取る場合は、読み出し制御回路203のパケット周
期カウンタ218及びビットパターン挿入カウンタを共通
とすれば全入力回線のパケット位相同期を取ることが可
能となる。
本実施例によればパケットの蓄積を行うFIFO201の容
量は、伝送用オーバーヘッドによる位相変動を吸収する
ためにＬバイト，空領域Ｅに対するためにＮバイト，パ
ケット毎の位相を合わせるためにＭバイト，伝送用オー
バーヘッド領域に対応するビットパターン挿入時のパケ
ット蓄積量増加のためにＬバイト，計２・Ｌ＋Ｍ＋Ｎバ
イト必要である。これはフレーム同期を取る場合必要と
なる（Ｌ＋Ｏ）×Ｐバイト（フレーム長）よりも十分小
さい。従って小量容のFIFO（バッファメモリ）でパケッ
ト位相同期可能となる。またこれによりパケットがFIFO
内に蓄積される時間が小さくなり、位相同期による遅延
も小さくなる。また、本実施例の場合は前実施例におけ
る周波数変換回路121が不要である。また出力伝送信号
に挿入される予め定められたビットパターンを利用し
て、伝送制御信号等を伝送することも可能となる。
量は、伝送用オーバーヘッドによる位相変動を吸収する
ためにＬバイト，空領域Ｅに対するためにＮバイト，パ
ケット毎の位相を合わせるためにＭバイト，伝送用オー
バーヘッド領域に対応するビットパターン挿入時のパケ
ット蓄積量増加のためにＬバイト，計２・Ｌ＋Ｍ＋Ｎバ
イト必要である。これはフレーム同期を取る場合必要と
なる（Ｌ＋Ｏ）×Ｐバイト（フレーム長）よりも十分小
さい。従って小量容のFIFO（バッファメモリ）でパケッ
ト位相同期可能となる。またこれによりパケットがFIFO
内に蓄積される時間が小さくなり、位相同期による遅延
も小さくなる。また、本実施例の場合は前実施例におけ
る周波数変換回路121が不要である。また出力伝送信号
に挿入される予め定められたビットパターンを利用し
て、伝送制御信号等を伝送することも可能となる。
次に第９図〜第11図を用い更に他の実施例について説
明する。本発明を実施するに当りパケット長（Ｍ）を１
フレーム内に挿入される伝送用オーバーヘッド領域長
（Ｌ・Ｐ）と空領域長（Ｎ）の和の整数分の１となる様
に選択する。第９図は本発明によるパケット位相同期回
路の更に他の実施例の構成図であり、301は、FIFO,302
は書き込み制御回路,303は読み出し制御回路,304は入力
回線,305は出力回線,306はフレーム信号線,307,311はク
ロック信号線,308は書き込み制御線,309は読み出し制御
線,310は起動信号線であり、312は入力伝送信号のパケ
ットに含まれる伝送情報を持たない空パケットを発生す
る空パケット発生回路であり、313は、FIFO301及び空パ
ケット発生回路312の出力を選択するセレクタであり、3
14はFIFO出力線であり、315は空パケット発生回路出力
線であり316は空パケット挿入信号線である。以上の内F
IFO301と書き込み制御回路302は前二実施例と同じ動作
をする。本実施例の読み出し制御回路303は、FIFO301へ
読み出しクロックを送出することによりパケットの読み
出し制御する他、空パケット発生回路312及びセレクタ3
13を制御することで出力伝送信号に空パケットの挿入を
行う。
明する。本発明を実施するに当りパケット長（Ｍ）を１
フレーム内に挿入される伝送用オーバーヘッド領域長
（Ｌ・Ｐ）と空領域長（Ｎ）の和の整数分の１となる様
に選択する。第９図は本発明によるパケット位相同期回
路の更に他の実施例の構成図であり、301は、FIFO,302
は書き込み制御回路,303は読み出し制御回路,304は入力
回線,305は出力回線,306はフレーム信号線,307,311はク
ロック信号線,308は書き込み制御線,309は読み出し制御
線,310は起動信号線であり、312は入力伝送信号のパケ
ットに含まれる伝送情報を持たない空パケットを発生す
る空パケット発生回路であり、313は、FIFO301及び空パ
ケット発生回路312の出力を選択するセレクタであり、3
14はFIFO出力線であり、315は空パケット発生回路出力
線であり316は空パケット挿入信号線である。以上の内F
IFO301と書き込み制御回路302は前二実施例と同じ動作
をする。本実施例の読み出し制御回路303は、FIFO301へ
読み出しクロックを送出することによりパケットの読み
出し制御する他、空パケット発生回路312及びセレクタ3
13を制御することで出力伝送信号に空パケットの挿入を
行う。
以下、第10図及び第11図により読み出し制御回路303
の構成と動作を詳細に説明する。第10図は読み出し制御
回路303の構成図であり317は書き込み制御回路302より
送出される起動信号S15を１パケット長だけ同期用局ク
ロックCK2を用いて遅延させた読み出し許可信号S16を作
成し、読み出し許可信号線322に送出する遅延回路であ
り、318は同期用局クロックCK2を用いそれをカウントす
ることによりパケット周期毎に発生するパルスを持つパ
ケット周期信号S17を作成し、パケット周期信号線323に
送出するパケット周期カウンタであり、319はパケット
長と一致した空パケット挿入信号S14をその発生期間が
１フレーム内で伝送用オーバーヘッド領域と空領域Ｅの
和となるような周期で発生し空パケット挿入信号線316
に送出する空パケット挿入カウンタであり、220はエッ
ジトリガー形フリップフロップであり、321はアンドゲ
ートであり、322は読み出し許可信号線,323はパケット
周期信号線,324は読み出しクロック制御線である。第11
図は読み出し制御回路303の動作を説明するタイムチャ
ートであり、入力伝送信号は前二実施例と同一である。
第11図は起動時の動作例を示したものであり、先ず起動
信号S15入力されると遅延回路317により１パケット長だ
け遅延した読み出し許可信号S16が作成され、そして次
に発生したパケット周期信号S17によりエッジトリガー
形フリップフロップ320がセットされ、その結果アンド
ゲート321が制御されて読み出しクロックS18が読み出し
制御線309を介し第９図のFIFO301に送出されパケットの
読み出しが開始される。空パケット挿入カウンタ319
は、前記周期毎に空パケット挿入信号S14によりアンド
ゲート321を制御し、読み出しクロックS18の送出を停止
する一方、第９図に示されている空パケット発生回路31
2及びセレクタ313を制御し出力回線305に空パケットを
送出する。また空パケット挿入信号S14は、パケット周
期カウンタ318にも入力され、空パケットを挿入してい
る間はパケット周期カウンタ318は動作を停止する。そ
の場合は空パケット挿入期間だけパケット発生周期が長
くなる。上記によりパケットを書き込み開始してから読
み出しが開始されるまで最低１パケットの長さがあるた
め及び出力伝送信号に周期的に空パケットが挿入される
ため、入力回線に伝送用オーバーヘッドが到着していて
パケットが書き込まれない場合でもFIFO301内に蓄積さ
れているパケットはなくなることがなく、空パケット送
出期間を除く期間に連続してパケットを読み出すことが
可能である。以上により本実施例のパケット位相同期回
路の出力回線305には第11図の出力伝送信号に示される
ように入力回線304上の伝送用オーバーヘッド領域及び
空領域Ｅが空パケットにまとめて換られて挿入された信
号が送出され、そのパケットの位相はパケット周期信号
S17に同期される。また、パケット長を１フレーム内に
挿入される伝送用オーバーヘッド領域と空領域Ｅの長さ
の和の整数分の１となるようにしたことで、空パケット
をフレーム周期の整数分の１の周期で規則的に発生させ
ることが可能となり、空パケット挿入カウンタ319の回
路構成を簡単に出来る。
の構成と動作を詳細に説明する。第10図は読み出し制御
回路303の構成図であり317は書き込み制御回路302より
送出される起動信号S15を１パケット長だけ同期用局ク
ロックCK2を用いて遅延させた読み出し許可信号S16を作
成し、読み出し許可信号線322に送出する遅延回路であ
り、318は同期用局クロックCK2を用いそれをカウントす
ることによりパケット周期毎に発生するパルスを持つパ
ケット周期信号S17を作成し、パケット周期信号線323に
送出するパケット周期カウンタであり、319はパケット
長と一致した空パケット挿入信号S14をその発生期間が
１フレーム内で伝送用オーバーヘッド領域と空領域Ｅの
和となるような周期で発生し空パケット挿入信号線316
に送出する空パケット挿入カウンタであり、220はエッ
ジトリガー形フリップフロップであり、321はアンドゲ
ートであり、322は読み出し許可信号線,323はパケット
周期信号線,324は読み出しクロック制御線である。第11
図は読み出し制御回路303の動作を説明するタイムチャ
ートであり、入力伝送信号は前二実施例と同一である。
第11図は起動時の動作例を示したものであり、先ず起動
信号S15入力されると遅延回路317により１パケット長だ
け遅延した読み出し許可信号S16が作成され、そして次
に発生したパケット周期信号S17によりエッジトリガー
形フリップフロップ320がセットされ、その結果アンド
ゲート321が制御されて読み出しクロックS18が読み出し
制御線309を介し第９図のFIFO301に送出されパケットの
読み出しが開始される。空パケット挿入カウンタ319
は、前記周期毎に空パケット挿入信号S14によりアンド
ゲート321を制御し、読み出しクロックS18の送出を停止
する一方、第９図に示されている空パケット発生回路31
2及びセレクタ313を制御し出力回線305に空パケットを
送出する。また空パケット挿入信号S14は、パケット周
期カウンタ318にも入力され、空パケットを挿入してい
る間はパケット周期カウンタ318は動作を停止する。そ
の場合は空パケット挿入期間だけパケット発生周期が長
くなる。上記によりパケットを書き込み開始してから読
み出しが開始されるまで最低１パケットの長さがあるた
め及び出力伝送信号に周期的に空パケットが挿入される
ため、入力回線に伝送用オーバーヘッドが到着していて
パケットが書き込まれない場合でもFIFO301内に蓄積さ
れているパケットはなくなることがなく、空パケット送
出期間を除く期間に連続してパケットを読み出すことが
可能である。以上により本実施例のパケット位相同期回
路の出力回線305には第11図の出力伝送信号に示される
ように入力回線304上の伝送用オーバーヘッド領域及び
空領域Ｅが空パケットにまとめて換られて挿入された信
号が送出され、そのパケットの位相はパケット周期信号
S17に同期される。また、パケット長を１フレーム内に
挿入される伝送用オーバーヘッド領域と空領域Ｅの長さ
の和の整数分の１となるようにしたことで、空パケット
をフレーム周期の整数分の１の周期で規則的に発生させ
ることが可能となり、空パケット挿入カウンタ319の回
路構成を簡単に出来る。
本実施例においても、複数の入力回線のパケット位相
同期を取る場合は、読み出し制御回路303のパケット周
期カウンタ318及び空パケット挿入カウンタを共通とす
れば全入力回線のパケット位相同期を取ることが可能と
なる。
同期を取る場合は、読み出し制御回路303のパケット周
期カウンタ318及び空パケット挿入カウンタを共通とす
れば全入力回線のパケット位相同期を取ることが可能と
なる。
本実施例によればパケットの蓄積を行うFIFO301の容
量は、伝送用オーバーヘッドによる位相変動を吸収する
ためにＭバイト，パケット毎の位相を合わせるためにＭ
バイト，空パケット挿入時のパケット蓄積量増加のため
にＭバイト，計3.Mバイト必要である。これはフレーム
同期を取る場合必要となる（Ｌ＋Ｏ）×Ｐバイト（フレ
ーム長）よりも一分小さい。従って小容量のFIFO（バッ
ファメモリ）でパケット位相同期可能となる。またこれ
によりパケットがFIFO内に蓄積される時間が小さくな
り、位相同期による遅延も小さくなる。また、本実施例
の場合、第４図に示される実施例における周波数変換回
路121が不要である。また出力伝送信号に挿入される空
パケットを利用して、伝送制御信号等を伝送することも
可能となる。
量は、伝送用オーバーヘッドによる位相変動を吸収する
ためにＭバイト，パケット毎の位相を合わせるためにＭ
バイト，空パケット挿入時のパケット蓄積量増加のため
にＭバイト，計3.Mバイト必要である。これはフレーム
同期を取る場合必要となる（Ｌ＋Ｏ）×Ｐバイト（フレ
ーム長）よりも一分小さい。従って小容量のFIFO（バッ
ファメモリ）でパケット位相同期可能となる。またこれ
によりパケットがFIFO内に蓄積される時間が小さくな
り、位相同期による遅延も小さくなる。また、本実施例
の場合、第４図に示される実施例における周波数変換回
路121が不要である。また出力伝送信号に挿入される空
パケットを利用して、伝送制御信号等を伝送することも
可能となる。
本発明によれば、パケット位相同期を行う場合パケッ
トの蓄積を行うバッファメモリの容量が小さくて済み、
また位相同期によるパケットの遅延も小さく出来る。
トの蓄積を行うバッファメモリの容量が小さくて済み、
また位相同期によるパケットの遅延も小さく出来る。
第１図は本発明の一実施例を示す構成図、第２図は第１
図における書き込み制御回路の構成図、第３図は第２図
の書き込み制御回路の動作を説明するタイムチャート、
第４図は第１図における読み出し制御回路の構成図、第
５図は第４図の読み出し制御回路の動作を説明するタイ
ムチャート、第６図は本発明の他の実施例を示す構成
図、第７図は第６図における読み出し制御回路の構成
図、第８図は第７図の読み出し制御回路の動作を説明す
るタイムチャート、第９図は更に他の実施例を示す構成
図、第10図は第９図における読み出し制御回路の構成
図、第11図は第10図の読み出し制御回路を説明するタイ
ムチャート、第12図は本発明のパケット位相同期回路に
適用される伝送フォーマットを説明する図である。 101,201,301……ファーストイン・ファーストアウトメ
モリ,102,202,302……書き込み制御回路,103,203,303…
…読み出し制御回路,104,204,304……入力回線,105,20
5,305……出力回線,106,206,306……フレーム信号線,10
7,111,207,211,307,311……クロック信号線,108,208,30
8……書き込み制御線,109,209,309……読み出し制御線,
110,210,310……起動信号線,112……ポインタ読み取り
回路,113……ペイロード位置検出カウンタ,114……オー
バーヘッド周期カウンタ,115……セット・リセット形フ
リップフロップ,116……アンドゲート,117……ポインタ
信号線,118……空領域検出信号線,119……オーバーヘッ
ド検出信号線,120……ペイロード位置検出信号線,121…
…周波数変換回路,122,217,317……遅延回路,123,218,3
18……パケット周期カウンタ,124,220,230……エッジト
リガー形フリップフロップ,125,221,321……アンドゲー
ト,127,222,322……読み出し許可信号線,128,223,323…
…パケット周期信号線,126……クロック信号線,129,22
4,324……読み出しクロック制御線,212……ビットパタ
ーン発生回路,312……空パケット発生回路,212,312……
セレクタ,214,314……FIFO出力線,215……ビットパター
ン発生回路出力線,315……空パケット発生回路出力線,2
16……ビットパターン挿入信号線,316……空パケット挿
入信号線。
図における書き込み制御回路の構成図、第３図は第２図
の書き込み制御回路の動作を説明するタイムチャート、
第４図は第１図における読み出し制御回路の構成図、第
５図は第４図の読み出し制御回路の動作を説明するタイ
ムチャート、第６図は本発明の他の実施例を示す構成
図、第７図は第６図における読み出し制御回路の構成
図、第８図は第７図の読み出し制御回路の動作を説明す
るタイムチャート、第９図は更に他の実施例を示す構成
図、第10図は第９図における読み出し制御回路の構成
図、第11図は第10図の読み出し制御回路を説明するタイ
ムチャート、第12図は本発明のパケット位相同期回路に
適用される伝送フォーマットを説明する図である。 101,201,301……ファーストイン・ファーストアウトメ
モリ,102,202,302……書き込み制御回路,103,203,303…
…読み出し制御回路,104,204,304……入力回線,105,20
5,305……出力回線,106,206,306……フレーム信号線,10
7,111,207,211,307,311……クロック信号線,108,208,30
8……書き込み制御線,109,209,309……読み出し制御線,
110,210,310……起動信号線,112……ポインタ読み取り
回路,113……ペイロード位置検出カウンタ,114……オー
バーヘッド周期カウンタ,115……セット・リセット形フ
リップフロップ,116……アンドゲート,117……ポインタ
信号線,118……空領域検出信号線,119……オーバーヘッ
ド検出信号線,120……ペイロード位置検出信号線,121…
…周波数変換回路,122,217,317……遅延回路,123,218,3
18……パケット周期カウンタ,124,220,230……エッジト
リガー形フリップフロップ,125,221,321……アンドゲー
ト,127,222,322……読み出し許可信号線,128,223,323…
…パケット周期信号線,126……クロック信号線,129,22
4,324……読み出しクロック制御線,212……ビットパタ
ーン発生回路,312……空パケット発生回路,212,312……
セレクタ,214,314……FIFO出力線,215……ビットパター
ン発生回路出力線,315……空パケット発生回路出力線,2
16……ビットパターン挿入信号線,316……空パケット挿
入信号線。
フロントページの続き (72)発明者 大槻 兼市 神奈川県横浜市戸塚区戸塚町216番地 株式会社日立製作所戸塚工場内 (56)参考文献 特開 昭63−287294（ＪＰ，Ａ) 特開 昭59−135994（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 7/00 H04L 11/28 H04J 3/06
Claims (5)
- 【請求項１】複数個の固定長パケットが多重化された信
号を伝送する伝送路と前記固定長パケットを処理する通
信装置との間で前記固定長パケットの位相同期をとるパ
ケット位相同期回路であって、 前記伝送路の制御信号を伝送するオーバヘッド部と情報
を伝送するペイロード部からなり前記ペイロード部に複
数個の固定長パケットを多重化した多重化信号を前記伝
送路から入力する信号入力部と、 前記多重化信号から前記オーバヘッドを除去し、前記ペ
イロード部に多重化された複数個の固定長パケットから
なる固定長パケット列に変換出力する信号変換部と、 前記固定長パケット列を前記通信装置に出力する信号出
力部と を備えたことを特徴とするパケット位相同期回路。 - 【請求項２】複数個の固定長パケットが多重化された信
号を伝送する伝送路と前記固定長パケットを処理する通
信装置との間で前記固定長パケットの位相同期をとるパ
ケット位相同期回路であって、 前記伝送路の制御信号を伝送するオーバヘッド部と情報
を伝送するペイロード部からなり前記ペイロード部に複
数個の固定長パケットを多重化した多重化信号を前記伝
送路から入力する信号入力部と、 前記多重化信号から前記ペイロード部内の固定長パケッ
トの位置を検出して前記オーバヘッドを除去し、前記ペ
イロード部に多重化された複数個の固定長パケットから
なる固定長パケット列に変換出力する信号変換部と、 前記固定長パケット列を前記通信装置に出力する信号出
力部と を備えたことを特徴とするパケット位相同期回路。 - 【請求項３】複数個の固定長パケットが多重化された信
号を伝送する伝送路と、前記固定長パケットを処理する
通信装置との間で前記固定長パケットの位相同期をとる
パケット位相同期回路であって、 前記伝送路の制御信号を伝送するオーバヘッド部と情報
を伝送するペイロード部からなり前記ペイロード部に複
数個の固定長パケットを多重化した多重化信号を前記伝
送路から入力する信号入力部と、 前記固定長パケットを蓄積するバッファ手段と、 前記ペイロード部における固定長パケットの位置を検出
する検出手段と、 前記多重化信号から前記オーバヘッドを除き、前記固定
長パケットを前記バッファ手段へ書き込むバッファ書き
込み制御手段と、 前記バッファ手段から前記複数個の固定長パケットから
なる固定長パケット列を読み出すバッファ読み出し制御
手段と、 前記バッファ手段から読み出された前記固定長パケット
列を前記通信装置に出力する信号出力部と を備えたことを特徴とするパケット位相同期回路。 - 【請求項４】複数個の固定長パケットが多重化された信
号を伝送する伝送路と前記固定長パケットを処理する通
信装置との間で前記固定長パケットの位相同期をとるパ
ケット位相同期回路であって、 前記伝送路の制御信号を伝送するオーバヘッド部と情報
を伝送するペイロード部からなり前記ペイロード部に複
数個の固定長パケットを多重化した多重化信号を前記伝
送路から入力すると、 前記多重化信号から前記オーバヘッドを除去し、前記ペ
イロード部に多重化された複数個の固定長パケットから
なる固定長パケット列に変換し、 前記固定長パケット列を前記通信装置に出力するパケッ
ト位相同期方法。 - 【請求項５】複数個の固定長パケットが多重化された信
号を伝送する伝送路と前記固定長パケットを処理する通
信装置との間で前記固定長パケットの位相同期をとるパ
ケット位相同期方法であって、 前記伝送路の制御信号を伝送するオーバヘッド部と情報
を伝送するペイロード部からなり前記ペイロード部に複
数個の固定長パケットを多重化した多重化信号を前記伝
送路から入力すると、 前記多重化信号のペイロードから前記固定長パケットの
位置を検出し、 前記多重化信号から前記オーバヘッドを除去して前記ペ
イロード部に多重化された複数個の固定長パケットから
なる固定長パケット列に変換し、 前記固定長パケット列を前記通信装置に出力するパケッ
ト位相同期方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18188588A JP2834145B2 (ja) | 1988-07-22 | 1988-07-22 | パケット位相同期回路およびパケット位相同期方法 |
| EP89113239A EP0351818B1 (en) | 1988-07-22 | 1989-07-19 | ATM switching system |
| DE68928867T DE68928867T2 (de) | 1988-07-22 | 1989-07-19 | ATM-Vermittlungssystem |
| EP97112780A EP0809381B1 (en) | 1988-07-22 | 1989-07-19 | ATM switching system |
| DE68929523T DE68929523T2 (de) | 1988-07-22 | 1989-07-19 | ATM-Vermittlungssystem |
| CA000606202A CA1318385C (en) | 1988-07-22 | 1989-07-20 | Atm switching system |
| US07/382,419 US4956839A (en) | 1988-07-22 | 1989-07-20 | ATM switching system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18188588A JP2834145B2 (ja) | 1988-07-22 | 1988-07-22 | パケット位相同期回路およびパケット位相同期方法 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7185277A Division JPH08111672A (ja) | 1995-07-21 | 1995-07-21 | パケット位相同期回路 |
| JP18527895A Division JP2713252B2 (ja) | 1995-07-21 | 1995-07-21 | パケット位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0232644A JPH0232644A (ja) | 1990-02-02 |
| JP2834145B2 true JP2834145B2 (ja) | 1998-12-09 |
Family
ID=16108577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18188588A Expired - Fee Related JP2834145B2 (ja) | 1988-07-22 | 1988-07-22 | パケット位相同期回路およびパケット位相同期方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2834145B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2604965B2 (ja) * | 1992-06-17 | 1997-04-30 | 日本電気株式会社 | パス監視ビット抽出装置 |
| JP2590688B2 (ja) * | 1993-07-02 | 1997-03-12 | 日本電気株式会社 | フレーム位相合わせ回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63287294A (ja) * | 1987-05-20 | 1988-11-24 | Nippon Telegr & Teleph Corp <Ntt> | 回線・パケット複合スイッチ方式 |
-
1988
- 1988-07-22 JP JP18188588A patent/JP2834145B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0232644A (ja) | 1990-02-02 |
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Legal Events
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|---|---|---|---|
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