JPH0232644A

JPH0232644A - パケット位相同期回路およびパケット位相同期方法

Info

Publication number: JPH0232644A
Application number: JP63181885A
Authority: JP
Inventors: Yutaka Torii; 鳥居　豊; Makoto Mori; 誠森; Shinobu Gohara; 郷原　忍; Kaneichi Otsuki; 大槻　兼市
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-07-22
Filing date: 1988-07-22
Publication date: 1990-02-02
Anticipated expiration: 2013-12-09
Also published as: JP2834145B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、固定長パケットを用い時分割多重通信情報を
交換するスイッチと伝送路とのインターフニス部に設け
られるパケット位相同期回路に係シ、特に周期的伝送用
オーバーヘッドを含む伝送フォーマットに適応するのに
好適なパケット位相同期回路に関する。

〔従来の技術〕

従来、伝送路と交換機との間で位相同期をとる位相同期
方式については１社団法人喝子通信学会発行（昭和６１
年３月１５日（株）コロナ社）の書籍「ディジタル交換
方式Ｊ　ＰＰ６ａ〜６５°（２）位相同期。

の項で述べられている。本例では、各ハイウェイ毎に設
けられた７レームアライナ（位相同期メモリ）によりフ
レームの先頭を識別し１位相向期メモリに順次パルス列
を書き込み、読み出しは全ノーイウェイフレーム位相同
期を取って行っている。

〔発明が解決しようとする課題〕

上記従来技術は、フレーム内に周期配置された時分割多
重伝送のための制御信号を運ぶ伝送用オーバーヘッド領
域と情報を運ぶペイロード領域により構成される伝送フ
ォーマットを持ち、該ペイロード領域に固定長のパケッ
トをパケット多重収容する伝送路において、そのパケッ
ト位相同期を取る場合も、フレーム単位で位相同期を取
る必要がある。その場合位相同期メモリは、１フレ一ム
分の伝送信号を蓄える容量が必要であり、またそれによ
る遅延も大きいという問題があった。

本発明の目的は、パケット毎に位相同期を行い位相同期
に用いるメモリの容量を小さくしかつ。

位相同期による遅延を小さくすることにある。

〔課題を解決するための手段〕

本発明は、固定長のパケットの蓄積を行うバッファメモ
リと、バッファメモリへのパケットの書き込みを制御す
る書き込み制御回路と、バッファメモリからのパケット
を位相同期を取シつつ読み出す続み出し制御回路を設け
、バッファメモリかＣ）　／＜フットを入力回線上の全
パケットを伝送するのに必要十分な伝送速度で読み出す
◎ また本発明では、バッファメモリからパケットを読み出
し時に周期的に予め定められたピットパターンを挿入し
、入力回線の伝送速度と同一速度で読み出す。

また本発明では、上記予め定められたビットパターンを
伝送用オーバーヘッド領域と同一の周期と畏さで挿入し
、かつ該ペイロード領域上の該パケットの存在しない領
域と同一の周期と長さで挿入することにより、パンファ
メモリからパケットを入力回線の伝送速度と同一速度で
読み出す。

また本発明では、パケット長を伝送用オーバーヘッド周
期の整数倍の期間内に挿入される伝送用オーバーヘッド
領域の長さとペイロード領域でパケットの存在しない領
域の長さの和の整数分の１となる様に選択し、バッファ
メモリからパケットを読み出し時に周期的に空パケット
を挿入し入力回線の伝送速度と同一の速度で読み出す。

〔作用〕

書き込み制御回路は、ペイロード領域のパケットを取シ
出しバッファメモリに順次書き込む。読み出し制御回路
は、バッファ内に蓄積されているパケットをパケット毎
に各回線位相同期を取り読み出す。バッファからバクッ
ト読み出し時、その読み出す速度を入力回線上の全パケ
ットの伝送に必要十分な速度で読み出し回線上を固定長
のパケットのみとすることにより、または周期的に予め
定められたビットパターンを挿入し、入力回線と同一速
度で読み出すことにより、ｔたはパケット長を伝送用オ
ーバーヘッド碩域の周期の整数倍の期間内に挿入される
伝送用オーバーヘッド領域の長さとペイロード領域でパ
ケットの存在しない領域の長さの和の整数分の１となる
様に選択し、空パケットを周期的に挿入し入力回線の伝
送速度と同一の速度で恍み出し回線上を固定長パケット
のみとすることにより、パケット位相同期を取る。

以上により、フレーム単位で位相同期を取る必要がなく
なるため１位相同期に用いるバックアメモリの容量は、
伝送用オーバーヘッド等による位相変動を吸収する分と
バグット単位の位相同期を取る分だけでよくな夛、フレ
ーム全てを蓄積する必要がなくなるため、少なくするこ
とが可能である。マタ、バッファメモリに蓄積δれる時
間が短くなるため１位相同期によるパケットの遅低時間
が小さくなる。

〔実１Ｍ例〕以下１本発明の詳細な説明する。

先ず第１２図によυ本発明によるパケット位相同期回路
に適用される伝送フォーマットの一列を説明する。第１
２図は１フレ一ム分のフレーム構造を示したものであり
、ｏｇ１〜ＱＨＰは周期配置された時分割多重伝送のた
めの制御信号を運ぶ伝送用オーバーヘッド領域であシ、
１伝送用オーバーヘッド領域の長石はＬバイトである。

伝送用オーバーヘッドＯＨ１〜ＯＨｐを除く領域が情報
を運ぶペイロード領域となυ、その領域の長さは１７ノ
ーム当シｏｘｐバイトとなる。Ｐｌｌ−６〜７）″１１
．Ｐ１〜Ｐニー。は前記ペイロード領域にパケット多重
収容された固定長のパケットであり、１バクツトの長さ
はＭバイトである。Ｅはペイロード領域の長さがパケッ
トの長さの整数倍になっていない場合に生じる空領域で
あり５Ｎバイトの長さを持つ。

第１２図に示されるフレームの先頭は伝送用オーバヘッ
ドＯＨｔであり、終りはＰｌ−６である。ただしｐ、−
、の後の一部は次の７７−ムにずれ込んでいる。伝送用
オーバーヘッドＯＨｔ〜ＯＨｐは、Ｌ十Ｏバイトの周期
でフレーム内に配置されている。

そのためバクットＰ３等に見られるようにパケットの途
中に伝送用オーバーヘッドが入シ込む場合がある。１つ
のフレームと１つのペイロード領域ハ必ずしも一致しな
く、第１２図の場合ペイロード領域の先頭はバケツ）Ｐ
ｌであシ、バケツ）Ｐ’！１−６　〜Ｐ′３．空領域Ｅ
は前のペイロード領域である。ペイロード領域の先頭位
置及び空き領域の位置を示す情報は、伝送用オーバーヘ
ッドＯＨ１に含まれ℃いる。

次に、ＳＳ明によるパケット位相同期回路の一実施例を
第１図〜第５図により説明する。第１図は、パケット位
相同期回路の構成図であシ、１０１はパケットの蓄積に
用いられ、誓込みと読み出しが独立に行えるファースト
イン・ファーストアウトメモリ（以下ＦＩＦＯと称す）
であ、９．ｌＬ１２はベイロード上のパケットｔｏＦＩ
ＦＯ１ｏｔへの書き込みを制御する書き込み制御ｇ１回
路であシ、１０５はＦ　Ｉ　Ｆ　０１ｏ１からパケット
を位相同期を取シ読み出す読み出し制御回路であり、１
０４は入力回線２１０５は出力回線、１０６はフレーム
信号線、　　１０７，１１１はクロック信号線、１０８
は書き込み制御線、１０９は読み出し制御線、１１０は
起動信号線である。

以下、本実施例の動作を説明する。入力回線１０４を伝
送１．て米る入力伝送信号は、第１２−に示す伝送フォ
ーマットと同様の伝送フォーマットを持りている。入力
伝送信号に含まれるパケットは、順次Ｆ　Ｉ　Ｆ　０１
ｏ１に書き込まれる。その書き込み制御は、書き込み制
御回路１０２により、伝送路インタフェース部で作成さ
れるフレーム信号Ｆと入力伝送信号よシ抽出した伝送路
りａツクＣλ１及び入力伝送信号のフレームの先頭にあ
る伝送用オーバーヘッドに含まれているペイロード領域
の先頭位置と空領域の位置を示す情報よシ、バクットの
位置を検出し、パケットの到着している間だけ書き込み
クロックをＦＩ７”０１０１に書き込み制ｎ線１０８を
介して送出することにより行われる。一方、ＰＩＦＯｌ
ｏｌからのパケットの読み出し制御は、クロックＣＫ１
と同一周波数の同期用局クロックＣＫ２と書き込み制御
回路１０２から起動時出力される起動信号Ｓ５により読
み出しクロックを作成し、読み出し制御線１０９を介し
てＰＩＦｏ１ｏ１１Ｃ送出すること６１行われる。

上記書き込み制御回路１０２の傳成と動作を第２図及び
第５図によりさらに詳しく説明する。第２図は書き込み
制御回路１０２の構成図であり、１１２は、入力伝送信
号のフレームの先頭にある伝送オーバーヘッドに含まれ
るペイロード領域の先頭位置と空領域の位置を示す信号
をフレーム信号Ｆに従って読み取シその摘果をポインタ
信号線１１７に送出するポインタ読み取り回路であり、
１１５は。

上記ポインタ清報、フレーム信号及び伝送路クロックＣ
Ｋ１よシ空領域を示す空領域検出信号５１及びペイロー
ドの先頭を示すペイロード位置検出信号Ｓ３を作成し、
それぞれ空領域検出信号ａ１１８とペイロード位置検出
信号線１２０に送出するペイロード位置検出カウンタで
あり、１１４は、フレーム信号Ｆと伝送路クロックＣＫ
１よりオーバーヘッドの位置を検出しオーバーヘッド検
出信号Ｓ２をオーバーヘッド検出信号線１１９に出力す
るオーバーヘッド周期カウンタであり、１１５はセット
・リセット形フリップ７０ツブであり、１１６は、書き
込みクロックのゲート制御を行うアンドゲートである。

第３図は、書き込み制御回路１０２の動作例を説明する
タイムチャートであり、入力伝送信号におけるＯＨ１，
ＯＨ２は伝送用オーバーヘッド、　Ｐ’ｎ　−ｘ〜Ｐ’
ｎ　、　ｐ　１〜Ｐ５は、固定長のバケット、Ｅはペイ
ロード領域上の空領域を示してお９．第１２図に示した
ものと同一である。Ｓ４は書き込み制御縁１０８に送出
される誉込みクロックであシ斜線部がクロックが送出さ
れていることを示している。

次に第３図に従って書き込み制御回路１０２の動作を説
明する。第３図は起動時の動作を示したものであシ、先
ずフレーム信号Ｆが入力されるとポインタ読み取シ回路
１１２が起動してペイロード領域の先頭位置と空領域の
位置を示す信号をペイロード位置検出カウンタ１１５に
送出する。ペイロード位置検出カウンタ１１３はその信
号に基づき伝送路クロックＣＫ１をカウントすることに
よ）空領域及びペイロード領域を検出して、空領域検出
信号Ｓ１及びペイロード位置検出信号Ｓ３を送出する。

そして、セット・リセット形７リツグフロツプ１１５は
、起動信号Ｓ３によυセットされ、その結果アンドゲー
ト１１６を制御し書き込みクロックＳ４を書き込み制御
縁１０８を介し、第１図に示したＰＩＦｏｌｏｌ　Ｋ送
出し、バケットＰ１から書き込みが開始される。以後こ
の書き込みクロックＳ４は、空領域検出信号Ｓ１及びオ
ーバーヘッド検出信号Ｓ６によりアンドゲート１１６が
制御され、伝送用オーツ（−ヘッド及び空領域か到着し
た時は停止されるためバケット部分のみがＦＩＦＯｌｏ
ｌに書き込まれる０次に、第４図及び第５図により読み
出し制御回路１０５の構成と動作をさらに詳しく説明す
る。第４図は読み出し制御回路１０３の構成図であジ、
１２１は、同期用局クロックＣＫ２をペイロード領域上
の全バケットを伝送するのに必要十分な速度に周波数変
換し、変換用クロックＣＫ２’を作成する周波数変換回
路であシ、１２２は、薯き込み制御回路１０２より送出
される起動信号Ｓ５を伝送用オーバーヘッド領域長だけ
、同期用局クロックＣＫ２を用いて遅延させた読み田し
許可信号Ｓ６を作成し、読み出し許可信号線１２７に送
出する遅延回路であシ１２３は。

交換用クロックＣＫ２’を用い、それをカウントするこ
とによυパケット周期毎に発生するパルスを持つバケッ
ト周期信号Ｓ７をバケット周期信号線１２８に送出する
バケット周期カウンタであり、１２４は。

ニジトリガー形フリップフロップであり、１２５は、読
み出しクロックＳ８の出力を制御するアンドゲートであ
ｆｉ、１２６はクロック信号線、１２９は読み出しクロ
ック制御線である。第５図は、読み出し制御回路１０５
の動作を伐明するためのタイムチャートであり、入力伝
送信号は第３図に示されているものと同一である。第５
図は起動時の動作列を示したものであり、先ず起動信号
Ｓ５が入力されると遅延回路１２２よシ伝送用オーバー
ヘッド領域長だけ遅延した読み出し許可信号Ｓ６が作成
され、エンドリガー形フリップ７ａッグ１２４に入力さ
れる。

そして？次に発生したバケット周期信号Ｓ７によりエツ
ジトリガー形フリップフロップ１２４がセットされ、そ
の結果アンドゲート１２５が制−されて読み出しりａツ
クＳ８が読み出し制御ａ１０９を介し第１図のＦ　Ｉ　
Ｆ　Ｏ１ｏｔに送出されバケットの読み出しが開始され
る。すなわち、バケットを書き込み開始してから読み出
しが開始されるまで最低伝送用オーバーヘッド領域の長
さがあるため及びバケットを読み出す速度が書き込む速
度よシ遅く伝送用オーバーヘッド領域の周期間には、は
ぼ伝送用オーバーヘッド領域の分余分にバケットが蓄積
されるため、入力回線に伝送用オーバーヘッド領域が到
着していてバケットが書き込まれない場合でもＦＩＦＯ
ｌｏｌ内に蓄積されているバケットはなくなることがな
く連続して・（フットを読み出すことが可能である０従
って１本実施列の）くフット位相間Ｍ回路の出力回線１
０５には第５図・７）出力伝送信号に示されるように入
力回線１０４上の伝送用オーバーヘッド領域及び空領域
Ｅは取シ除かれ固定長パケットが連続した信号が送出さ
れ、そのパケットの位相は、パケット周期信号Ｓ７に同
期される。

本実ｍ列におい℃、複数の入力回線のパケット位相同期
を取る場合は、読み扇し制御回路１０３の周波数変換回
路１２１及びパケット周期カウンタ１２３を共通とすれ
ば全入力回線のパケット位相同期を取ることが可能とな
る。

本実施例によればパケットの蓄積を行うＰＩＦｏｌｏｌ
の容量は、伝送用オーバーヘッド領域にによる位相変動
を吸収するためにＬバイト、空領域Ｅに対するためにＮ
バイト、パケット毎の位相を合わせるためにＮバイトの
計Ｌ　＋　ＡＩ　＋Ｎバイト必要である。これは７レ一
ム同期を取る場合必要となるｔＬ−１−０）ＸＰバイ）
（７レーム長）よりも十分小さい。従って小容量のＦＩ
ＦＯｔバックアメモリ）でパケット位相同期可能となる
。またこれによりパケットがＦＩＦＯ内に蓄積される時
間が小さくなシ１位相同期による遅延も小さくなる。

次に、第６図〜第８図を用い他の実施例について説明す
る。第６図は本発明によるパケット位相同期回路の他の
実ＩＭ列の構成図であυ、２０１は。

Ｐ　Ｉ　Ｆ　０　、２０２は書き込み制御回路、２０３
は読み出し制御回路、２０４は入力回路、２０５は出力
回線。

２０６はフレーム信号線、　２０７，２１１はクロック
信号線、２０８は香き込み制御線、２０９は読み出し制
御線、２１０は起動信号線であシ、２１２は、予め定め
られたビットパターンを発生するビットパターン発生回
路であり、２１３は、ＦＩＦＯ２０１及びビットパター
ン発生回路２１２の出力を選択するセレクタであシ、２
１４は、ＦＩＦＯ出力線であυ２１５はビットパターン
発生回路出力線であシ２１６はビットパターン挿入信号
線である。以上の内ＰＩＦＯ２０１と書き込み制御回路
２０２は前実施例と同じ動作をする。本実施例の読み出
し制御回路２０３は。

ＦＩＦＯ２０１へ読み出しクロックを送出することによ
り、パケットの読み出し制御をする他、ビットパターン
発生回路２１２及びセレクタ２１５を制御することで出
力伝送信号に予め定められたビットパターンの挿入を行
う。

以下、第７図及び第８図により読み出し制御回路２０３
の構成と動作を詳細に説明する。第７図は読み出し制御
回路２０３の構成図であり、２１７は。

前実施例の遅延回路１２２と同じ動作をする遅延回路で
あり、２１Ｂは同期用局クロックＣＫ２を用い。

それをカウントすることによυバクット周期毎にｇ生−
ｒ；ｂパルスを持つパケット周期信号、５１２を作成し
、パケット周期信号線２２５　Ｋ送出するパケット周期
カウンタであｐ、２１９は入力回線２０４を伝送して来
る入力伝送信号における伝送用オーバーヘッド領域の周
期と長さ及びペイロード領域上の空領域Ｅ■同周期長さ
と一致したビットパターン挿入信号Ｓ９をビットパター
ン挿入信号線２１６に送出するビットパターン挿入カウ
ンタであ！１，２２０はエツジトリガー形７リツグフａ
ツブであり、２２１は、アンドゲートであシ、２２２は
読み出し許可信号線、２２３はパケット周期信号線、２
２４は読み出しクロック制御線である。第８図は読み出
し制御回路２０５の動作を説明するタイムチャ・−トで
あシ。

入力伝送信号は前実施例第５図に示したものと＋＝１−
である。第８図は起動時の動作列を示したものであり、
先ず起動信号Ｓ１０が入力されると遅延回路２１７によ
り伝送用オーバーヘッド頂域長だけ遅延した読み出し許
可信号Ｓ１１が作成され、そして久に発生したパケット
周期信号１２によりエツジトリガー形フリップフロップ
２２０がセットされ、その結果アンドゲート２２１が制
御されて読み出しクロックＳ１３が読み出し制＃線２０
９を介し第６図のＦ　Ｉ　Ｆ　Ｏｚｏｌに送出されパケ
ットの読み出しが開始される。ビットパターン挿入カウ
ンタ２１９は伝送用オーバーヘッド領域の周期及び空領
域Ｅの周期の毎にビットパターン挿入信号Ｓ９によりア
ンドゲート２２１ｔｌ−制御し、読み出しクロック５１
５の送出を停止する一方、第６図に示されているビット
パターン発生回路２１２及びセレクタ２１３を制御し出
力回線２０５に予め定められたビットパターンを送出す
る。また、ビットパターン挿入信号ｓ９はパケット周期
カウンタ２１８にも入力され、ビットパターンを挿入し
ている間はパケット周期カウンタ２１８は動作を停止す
る。その場合はビットパターン挿入期間だけパケット発
生周期が長くなる。上記にょシ、バクットを書き込み開
始してから読み出しを開始するまで最低伝送用オーバー
ヘッド領域の長さがあるため、及び出力伝送信号に伝送
用オーバーヘッド領域の周期と長さと空領域Ｅの周期と
長さと同一の予め定められたビットパターンが挿入され
るため、入力回線に伝送用オーバーヘッドが到着してい
てパケットが書き込まれない場合でもＦＩＦＯ２０１内
に蓄積されているパケットはなくなることがなくビット
パターン送出期間を除く期間に連続してパケットを読み
出すことが可能である。以上により本実施例のパケット
位相同期回路の出力回線２０５には第８図の出力伝送信
号に示されるように入力口ＩＩＩ　２０４上の伝送用オ
ーバーヘッド領域及び空領域Ｅが予め定められたビット
パターン＜　ＢＰｌ、ＢＰｌ、ＢＰＳ）に換えられて挿
入された信号が送出されそのパケットの位相はパケット
周期信号Ｓ１１に同期される。なお、伝送用オーバーヘ
ッドに対応するビットパターンｔＢＰ１゜ＢＰｌ　）と
空領域ＥｉＣ対応するビットパターンＣＢＰＳ＞とパケ
ットｃＰｎ−４〜Ｐ４）の位相関係は任意でよい。

本実施例においても、１！数の入力回線のパケット位相
同期を取る場合は、読み出し制御回路２０５のパケット
周期カウンタ２１８及びビットパターン挿入力９ン夕を
共通とすれば全入力回線のパケット位相同期を取ること
が可能となる。

本実施例によればパケットの蓄積を行うＰＩＦＯ２０１
の容量は、伝送用オーバーヘッドによる位相変動を吸収
するためにＬバイト、空領域Ｅに対する九めにＮバイト
、パケット毎の位相を合わせるためにＭ　／（イト、伝
送用オーバーヘッド領域に対応するビットパターン挿入
時のパケット蓄積量増加のためにＬバイト、計２・Ｌ十
Ｍ＋Ｎバイト必要である。これは７レ一ム同期を取る場
合必要となる（　Ｌ＋Ｏ）ＸＰバイト（フレーム長）よ
シも十分小さい。従って小盆容のＦＩＦＯ＜バッファメ
モリ）でパクット位相同勘ｌ１Ｍ能とをる。またこれニ
ヨｐ′ゞり２トがＦＩＦＯＰ３Ｖｃ蓄積される時間力Ｓ
小さくなυ５位相同期による遅砥も小さくなる。

また１本実施例の場合は前実施例における周波数変換回
路１２１が不要である。また出力伝送信号に挿入される
予め定められたビットパターンを利用して、伝送側両信
号等を伝送することも可能となる。

人に第９図〜第Ｈ図を甲い更に他の実施例について説明
する。本発ＥＡを実施するに当９バクット長（Ｍ〕を１
フレーム内に挿入される伝送用オーバーヘッド領域長Ｃ
Ｌ−Ｐ）と空偵域長（Ｎ）の和の整数分の１となる様に
選択する。第９図は本発明によるパケット位相同期回路
の更に他の実施例の構成図テア、９．５０１　Ｂ、　Ｆ
　ｒＦＯ、３ａ２Ｂ書キ込ミ制御回路、３０３は読み出
し；’ｔｔ＋　ｉｎ回路、３０４は入力回線、３０５は
出力回線、３０６はフレーム信号線。

３０７、５１１はクロック信号線、３０８は書き込み制
御線、５０９は読み出し制御線、３１０は起動信号線で
あυ、３１２は入力伝送信号のパケットに含まれる伝送
清報を持たない空パケットを発生する空パケット発生回
路であＦ）、５１５は、ＦＩＦＯ３０１及び空パケット
発生回路！１１２の出力を選択するセレクタであり、５
１４はＦＩＦＯ出力線であり、３１５は空パケット発生
回路出力線であシ５１６は空パケツト挿入信号線である
。以上の内ＰＩＦＯ５０１と書き込み制御回路５０２は
前二実ｔＭ例と同じ動作をする。本実施例の読み出し制
御回路３０３は、ＰＩＦＯ３０１へ読み出しクロックを
送出することによりパケットの読み出し制御する他、空
パケット発生回路３１２及びセレクタ５１３を制御する
ことで出力伝送信号に空パケットの挿入を行う。

以下、第１０図及び第１１図により読み出し制御回路６
０５の構成と動作を詳細に説明する。第１０図は読み出
し制御回路３０３の構成図であシ３１７は書き込み制御
回路３０２よυ送出される起動信号Ｓ１５を１バクツト
長だけ同期用局クロックＣＫ２を用いて遅砥させた読み
出し許可信号Ｓ１６を作成し、読み出し許可信号線３２
２に送出する遅地回路であり、３１８は同期用局クロッ
クＣＫ２を用いそれをカウントすることによりパケット
周期毎に発生する。（ヤスを持つパケット周期信号Ｓ１
７を作成し、）くフット周期信号線３２５に送出するパ
ケット周期カウンタであり、３１９はパケット長と一致
した空パケット挿入信号５１４をその発生期間が１フレ
ーム内で伝送用オーバーヘッド領域と空領域Ｅの和とな
るような周期で発生し空バクット神入信号線５１６に送
出する窒パケット挿入カウンタであり、２２０はエツジ
トリガー形フリッグフロツプであり、３２１はアンドゲ
ートであｐ、３２２は読み出し許可信号線、６２３はバ
クット周期濱号線、５２４は読み出しクロック制御線で
ある。第１１図は読み出し制御回路５０３の動作を説明
するタイムチャートであり。

入力伝送信号は前二実施例と同一である。第１１図は起
動時の動作列を示したものであり、先ず起動信号５１５
人力されると遅延回路３１７により１バクット長だけ遅
延した読み出し許可信号Ｓ１６が作成され、そして次に
発生したバクント周期信号、５１７によりエツジトリガ
ー形フリップ７０ッグ５２０がセットされ、その結果ア
ンドゲート５２１が制御されて読み出しクロック５１８
が読み出し制御線５０９をブｒし第９図。ＦＩＦＯｓａ
ｌに送出されパケットの読み出しが開始される。空パケ
ット挿入カウンタ３１９は、前記周期毎に空パケット挿
入信号、５１４によりアンドゲート３２１を制御し、ｆ
ａみ出しクロックＳ１８の送出を停止する一万、第９図
に示されている空パケット発生回路５１２及びセレクタ
３１５を制御し出力回線５０ＳＶＣ空パケツトを送出す
る。また空パケット挿入信号Ｓ１４は、パケット周期カ
ウンタ３１８　Ｋも入力され、空パケツトを挿入してい
る間はパケット周期カウンタ３１８は動作を停止する。

その場合は空パケツト挿入期間だけパケット発生周期が
長くなる。上記によりパケットを書き込み開始してから
読み出しが開始されるまで最低１バクツトの長さがある
ため及び出力伝送信号に周期的に空パケットが挿入され
るため、入力回線に伝送用オーバーヘッドが到着してい
てパケットが書き込まれない場合でもＦＩＦＯ５ｏｔ内
に蓄積されているパケットはなくなることがなく、窒パ
ケット送出期間を除く期間に連続してパケットを読み出
すことが可能である。以上によｐ本実ｍ例のノゝクット
位相同期回路の出力回線３０５には第１１図の出力伝送
信号に示されるように入力回線３０４上の伝送用オーバ
ーヘッド領域及び空領域Ｅが空パケツトに−まとめて換
られて挿入された信号カニ送出され、そのパケットの位
相はノくフット周期信号Ｓ１７に同期される。また、パ
ケット長を１フレーム内に挿入される伝送用オーツ（−
ヘッド領域と空領域Ｌ°の長さの和の整数分の１となる
ようにしたことで、空パケツトをフレーム周期の整数分
の１のＩｉ！ｄ期で規則的ＶＣ発生させることが可能と
なり、空パケット挿入カウンタ３１９の回路構成を筒単
に出来る。

本実施例におい又も、複数の入力回線の）（フット位相
同期を取る場合は、読み出し制御回路３０３のパケット
周期カウンタ３１８及び空パケット挿入カウンタを共通
とずれば全入力回碌のパケット位相同期を取ることが可
能となる。

本実施列によればパケットの蓄積を行うＰＩＦ０３０１
の容量は、伝送用オーバーヘッドによる位相変動を吸収
するためにＭバイト、パケット毎の位相を合わせるため
にＭバイト、空パケット挿入時のパケット蓄積量増加の
ためにＭバイト、計３・Ｍバイト必要である。これはフ
レーム同期を取る場合必要となる（　Ｌ＋０　）ｘＰバ
イト（フレーム長）よシも一分小さい。従って小容量の
ＦＩＦＯ【バッファメモリ）でパケット位相同期可能と
なる。またこれによりバフットがＦＩＦＯ内に蓄積され
る時間が小さくなシ、位相同期による遅延も小さくなる
。また、本実施例の場合、第４図に示される実ｔｌｆＩ
Ａ的における周波数変換回路１２１が不要である。また
出力伝送信号に挿入される空パケットを利用して、伝送
制御信号等を伝送することも可能となる。

〔発明の効果〕

本発明によれば、パケット位相同期を行う場合パケット
の蓄積を行うバッファメモリの容量が小さくて済み、ま
た位相同期によるパケットの遅延も小さく出来る。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成図、第２図は第１
図における書き込み制御回路の構成図。第５図は第２図の書き込み制御回路の動作を説明するタ
イムチャート、第４図は第１図における読み出し制御回
路の構成図、第５図は第４図の読み出し制御回路、Ｖ動
作を説明するタイムチャート、第６図は本発明■他の実
施例を示す構成図、第７囚は８６図における読み出し７
１ｉ制御回路の構成図。第８図は第７図の攪み出し制御回路のｔＪｈ作を説明す
るタイムチャート、＠９図は更に他の実施列を示す構成
図、第１０図は第９図における読み出し制御回路の構成
図、第１１図は第１０図の洸み出し制御回路を説明する
タイムチャート、第１２図は本発明のバクット位相同期
回路に適用される伝送フォーマットを説明する図である
。１０１．２０１，５０１・・・ファーストイン・ファー
ストアウトメモリ。１０２．２０２，５０２・・・ｌ＠込み制御回路。１０５．２０５．５１・・・読与出し制御回路。１０４．２０４，３０４・・・入力回線。１０５．２０５，３０５・・・出力回線。１０６．２０６，５０６・・・フレーム信号線。１０７．１１１，２０７，２１１，５０７，５１１　、
、、クロック信号線。１０８．２０８，５０８・・・書き込み制＃線。１０９．２０９．！５０９・・・読み出し制＃線。１１０．２１０，５１０　・ＩＡ＠Ｊ’ｌｉ　号ａ！。１１２・・・ポインタ読み取り回路。１１５・・・ペイロード位置検出カウンタ。１１４・・・オーバーヘッド鳩期力９ンタ。１１５・・・セット・リセット形フリッグフロップ。１１６・・・アンドゲート、１１７・・・ポインタ信ｑ
線。１１Ｂ・・・空領域検出信号線。１１９・・・オーバーヘッド検ｆｉ１号線。１２０・・・ペイロード位置検出信号線。１２１・・・周波数変換回路。１２２．２１７ｊ１７・・・遅勉回路。１２５．２１８，５１８・・・バクット周期カウンタ。１２１１．２２０，２５０　・・・エツジトリガー形フ
リップフロッグ。１２５．２２１ｊ２１・・・アンドゲート。１２７．２２２，５２２・・・読み出し許町信号綜。１２８．２２５，３２３・・、パケット周期信号線。１２６・・・クロック信号線。１２９．２２４，３２４・・・読み出しクコツク制御線
。２１２・・・ビットパターン発生回路。３１２・・・空バクット発生回路。２１２ｊ１２・・・セレクタ。２１４．３１４・・・ＦＩＦＯ出力線。２１５・・・ビットパターン発生回路出力線。３１５・・・空バクット発生回路出力線。２１６・・・ビットパターン挿入信号線。３１６・・・空バクット挿入信号線。８　ｊ　図纂図ｆ９纂ｃ子）３＋纂（ｆ）、３８（ｇ）纂＋図纂図纂図纂図纂図ＣＰ）Ｓ／１９嶌図纂！！図

Claims

【特許請求の範囲】１、同期配置された時分割多重伝送のための制御信号を
運ぶ伝送用オーバーヘッド領域と情報を運ぶペイロード
領域により構成される伝送フォーマットを持ち、該ペイ
ロード領域に固定長のパケットをパケット多重収容する
複数の入力回線を収容し、各入力回線上のパケットの位
相同期を取るパケット位相同期回路において、該パケッ
トの蓄積を行うバッファメモリと、該ペイロード領域上
の該パケットの該バッファメモリへの書き込みを制御す
る書き込み制御回路と、該バッファメモリから該パケッ
トを位相同期を取りながら読み出す読み出し制御回路を
設けることを特徴とするパケット位相同期回路。２、請求項１において、該バッファメモリから該パケッ
トの読み出し時に該ペイロード領域上の全パケットを伝
送するのに必要十分な伝送速度と同一の速度で読み出す
ことを特徴とするパケット位相同期回路。３、請求項１において、該バッファメモリから該パケッ
トを読み出し時に、周期的に予め定められたビットパタ
ーンを挿入し、入力回線の伝送速度と同一速度で読み出
すことを特徴とするパケット位相同期回路。４、請求項３において、前記予め定められたビットパタ
ーンを該伝送用オーバーヘッド領域と同一の周期と長さ
で挿入し、かつ該ペイロード領域上の該パケットの存在
しない領域と同一の周期と長さで挿入することにより、
該バッファメモリから該パケットを入力回線の伝送速度
と同一速度で読み出すことを特徴とするパケット位相同
期回路。４、請求項１において、該パケット長を該伝送用オーバ
ーヘッド周期の整数倍の期間内に挿入される該伝送用オ
ーバーヘッド領域の長さと該ペイロード領域で該パケッ
トの存在しない領域の長さの和の整数分の１となる様に
選択し、該バッファメモリから該パケットを読み出し時
に空パケットを挿入し入力回線の伝送速度と同一の速度
で読み出すことを特徴とするパケット位相同期回路。