JPH0834461B2 - フレ−ムアライナ回路 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 ペイロードとオーバヘッドに分かれた構成をとるフレ
ームに対して，ペイロードとオーバヘッドとを分離した
後，オーバヘッドに対してのみフレームの位相合わせを
行うようにすることにより，フレームアライナに必要と
なるメモリ量を削減し，また位相合わせのための遅延時
間を短縮する。

〔産業上の利用分野〕

本発明は，ペイロードとオーバヘッドに分かれた構成
をとるフレームを伝送するディジタル伝送システムにお
いて，リング網や多重化伝送装置におけるフレームの位
相合わせを行うフレームアライナ回路に関するものであ
る。

〔従来の技術〕

第５図は本発明に関連する基本フレームの例，第６図
はビット多重化回路の例，第７図はビット多重信号の
例，第８図はフレームアライナ機能説明図，第９図は従
来のフレームアライナ回路の例を示す。

ディジタル伝送路の多重化方式として，ビット多重に
よる同期多重化方式が提案されている。この多重化方式
においては，例えば第５図に示すように，低次群信号に
おいて，オーバヘッドとペイロードに分けたフレーム構
成をとる。オーバヘッドには，フレーム同期信号等の管
理情報を載せ，ペイロードには，実際に伝送したい情報
を載せる。

なお，第５図に示す基本フレームにおいて,Fはフレー
ム・パターン,OHはオーバヘッド・チャネル,PLはペイロ
ードを表す。この基本フレームの伝送路速度は50.688MB
/s,情報信号速度は49.152Mb/sである。図示Ｂの部分は,
8ビット構成であり,1フレーム当たり6,336ビットとな
る。

この低次群信号を複数多重化するときには，第６図に
示すような並直列変換回路40により，ビット多重を行
う。これにより多重化された信号は，第７図に示すよう
になり，各１ビットに低次群チャネルが対応した形のブ
ロックが，周期的に繰り返す形式になる。

ところで，一般に多重化信号を用いて，第８図に示す
ようなリング網を構成した場合，リングの電気長を合わ
せる必要がある。その理由は，以下のとおりである。

第８図（ａ）のリング網において，ノードN1から特定
フレームを送出すると，伝送路の遅延時間と各ノードに
おける処理時間だけ遅れて，送出したフレームがノード
N1に戻ってくる。しかし，その遅延時間がフレームの整
数倍でないと，第８図（ａ）に示すように，ノードN1に
おいて，送出フレームと受信フレームとの位相が異なっ
てくる。その受信フレームを再び送るとすれば，フレー
ムが一周するたびに，フレーム位相が変動するため，各
ノードにおいてフレーム周期をとることができず，実質
的に通信することができない。

そこで，従来，リング上のノードの１つに，フレーム
アライナを設けることにより，遅延時間を調整し，第８
図（ｂ）に示すように，リングの電気長がフレーム長の
整数倍になるようにしている。

その従来のフレームアライナ回路は，例えば第９図に
示すようになっている。第９図において,50はFIFO（Fir
st In First Out）メモリ,51,52はアンド回路,53はカウ
ンタ,54は比較回路,55はフレーム検出回路,56はフレー
ム発生回路,57は差分検出回路を表す。

入力フレームのデータは，書込クロックにより,FIFO
メモリ50に書き込まれる。入力信号と出力する信号との
位相差を，フレーム検出回路55およびフレーム発生回路
56が出力するフレームパルスにより，差分検出回路57に
よって検出し，その位相差に応じて，カウンタ53,比較
回路54により,FIFOメモリ50に蓄積するデータ量を制御
する。これにより，入力フレームを出力フレームに合わ
せる制御を行う。

〔発明が解決しようとする問題点〕

第９図に示すようなフレームアライナ回路の場合,FIF
Oメモリ50として，原理的に最低１フレーム分のメモリ
量が必要となる。従って，第５図に示すようなフレーム
構成の場合には,1フレーム分として,6,336ビットものメ
モリが必要で，さらに，例えばこの50Mb/sの信号を24系
列多重化した場合には,6336×24＝152064ビットのメモ
リが必要となる。そして，このFIFOメモリは，高速動作
（50Mb/s）が必要とされるため，たとえ並列処理を行っ
たとしても，回路規模の点で問題となる。即ち，従来方
式によれば,1フレーム分のデータを記憶するために，大
容量のFIFOメモリが必要になるという問題がある。

また,FIFOメモリの量が多いということは，伝送遅延
が大きいということであり，第５図に示す基本フレーム
の場合,1つのフレームアライナを通るたびに，最大125
μ秒もの遅延を生じる。伝送路網全体に，このフレーム
アライナが複数ある場合を考えると，この遅延は大きな
ものとなり，遅延時間についての問題も無視できない。

本発明は上記問題点の解決を図り，メモリ量が少な
く，遅延時間が小さいフレームアライナ回路を提供する
ことを目的としている。

〔問題点を解決するための手段〕

第１図は本発明の基本構成例を示す。

第１図において,10は入力信号についてペイロードと
オーバヘッドとを分離する分離部,11は分離されたペイ
ロードとオーバヘッドとを個別に記憶する記憶部,12は
オーバヘッドに対してのみフレームの位相合わせを行っ
て出力するフレーム出力部,13は入力信号中のオーバヘ
ッドを検出するオーバヘッド検出回路,14は切換スイッ
チ,15はペイロード用FIFOメモリ,16はオーバヘッド用FI
FOメモリ,17は出力するフレームを発生するフレーム発
生回路,18はペイロードまたはオーバヘッドを選択して
出力するセレクタを表す。

オーバヘッド検出回路13は，入力信号中のオーバヘッ
ドに対し，切換スイッチ14に切換信号を送り，入力信号
をオーバヘッド用FIFOメモリ16へ導く。そして，書込ク
ロックW2を出力し，オーバヘッドをオーバヘッド用FIFO
メモリ16に書き込む。また，入力信号のペイロードに対
しては，切換スイッチ14を介して，入力信号をペイロー
ド用FIFOメモリ15に導き，書込クロックW1により，ペイ
ロードをペイロード用FIFOメモリ15に書き込む。これに
より，ペイロードとオーバヘッドとが分離される。

出力側では，フレーム発生回路17の制御により，発生
させたいフレームに合わせて，ペイロード用FIFOメモリ
15またはオーバヘッド用FIFOメモリ16に対し，読出クロ
ックR1またはR2を送り，それからデータを読み出し，セ
レクタ18によって両者を切り換えて，その合成信号を出
力信号とする。

ペイロード用FIFOメモリ15は，オーバヘッドの長さの２
倍だけのデータを蓄積できる容量を持ち，オーバヘッド
用FIFOメモリ16は,1フレーム分のオーバヘッドのデータ
量を記憶する容量を持つ。

〔作用〕

第２図は，第１図に示すフレームアライナの動作説明
図である。

第１図図示フレームアライナ回路では，第２図に示す
ように，入力フレームのペイロード内のデータを，出力
ペイロードに移しかえる。このとき，入力フレームのオ
ーバヘッドの位置と，出力フレームのオーバヘッドの位
置とが異なるので，オーバヘッドの位置をずらす分だ
け，即ち，オーバヘッドの長さの２倍だけのデータが必
要である。例えばフレーム構成を，前述した第５図に示
す形式とすると，ペイロード用FIFOメモリ15として,16
ビット分だけ必要になることになる。

また，オーバヘッド用FIFOメモリ16は,1フレーム分の
オーバヘッドのデータ量が必要になるので，第５図に示
すフレーム構成の場合には,8×24＝192ビット必要とな
る。

従って，本発明によれば，従来,6336ビット必要であ
ったFIFOメモリの量が，ペイロード用FIFOメモリ15の16
ビットおよびオーバヘッド用FIFOメモリ16の192ビット
の計208ビットに削減できることになる。

なお，第２図に示すように，本発明によるフレームア
ライナ回路を通ると，オーバヘッドとペイロード内のデ
ータ位置がずれてしまうが，送信するノードで予めフレ
ームを組んでからペイロードにデータを入れておけば，
受信側でペイロードのみを取り出すことによって，正し
いデータを受け取ることができる。

〔実施例〕

第３図は本発明の適用例，第４図は本発明の他の適用
例を示す。

第３図では，リング網に，本発明に係るフレームアラ
イナを用いた例を示している。ノードN1にあるフレーム
アライナ20により，リングの電気長が，フレーム長の整
数倍に合わせられる。機能的には，従来のフレームアラ
イナと同様であるが，必要となるメモリ量が第９図に示
すような従来のフレームアライナ回路に比べて少なく，
また，遅延時間も短い。

第５図に示す基本フレームについて計算すると，フレ
ームアライナに最低必要なFIFOメモリ量は，従来場合,6
336ビットであり，本発明による場合には,16＋192＝208
ビットである。従って，約30分の１に減少する。遅延時
間については,16/6336であり,396分の１に短縮される。

第４図は本発明によるフレームアライナ回路を用いた
他の例を示している。

第４図において,20−１ないし20nはフレームアライ
ナ,30は多重化伝送装置,31はマルチプレクサ（MUX）,32
はデマルチプレクサ（DMUX）,T1ないしTnは端末を表
す。

多重化伝送装置30は,50Mb/sの低次群信号を時分割多
重化し,600Mb/sの高次群信号に変換する装置である。第
４図に示すように，端末からの入力信号のインタフェー
ス部に，本発明に係るフレームアライナ20−１〜20−ｎ
を用いる。これにより，各端末から入力される別々の位
相のフレームを，多重化伝送装置で発生するフレームの
位相に合わせることができる。

〔発明の効果〕

以上説明したように，本発明によれば，フレームの位
相合わせに必要となるメモリ量を大幅に削減し，また遅
延時間を短縮することが可能になる。

【図面の簡単な説明】

第１図は本発明の基本構成例，第２図は本発明によるフ
レームアライナの動作説明図，第３図は本発明の適用
例，第４図は本発明の他の適用例，第５図は本発明に関
連する基本フレームの例，第６図はビット多重化回路の
例，第７図はビット多重信号の例，第８図はフレームア
ライナ機能説明図，第９図は従来のフレームアライナ回
路の例を示す。 図中,10は分離部,11は記憶部,12はフレーム出力部,13は
オーバヘッド検出回路,14は切換スイッチ,15はペイロー
ド用FIFOメモリ,16はオーバヘッド用FIFOメモリ,17はフ
レーム発生回路,18はセレクタを表す。

フロントページの続き (72)発明者 脇坂 孝明 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 渡部 弥子 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (1)

【特許請求の範囲】
1. 【請求項１】ペイロードとオーバヘッドとに分かれた構
   成をとるフレームに対する位相合わせを行うフレームア
   ライナ回路において， 入力信号について，ペイロードとオーバヘッドとを分離
   する分離手段（10）と， 分離された入力信号中のペイロードを記憶する記憶手段
   （15）と， 分離された入力信号中のオーバヘッドを記憶する記憶手
   段（16）と， 上記各記憶手段（15,16）からの読み出しを切り換え，
   オーバヘッドに対してのみフレームの位相合わせを行う
   フレーム出力手段（12）とを備えたことを特徴とするフ
   レームアライナ回路。