JPH05153151A - ルーテイングシステム - Google Patents
ルーテイングシステムInfo
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- JPH05153151A JPH05153151A JP18792091A JP18792091A JPH05153151A JP H05153151 A JPH05153151 A JP H05153151A JP 18792091 A JP18792091 A JP 18792091A JP 18792091 A JP18792091 A JP 18792091A JP H05153151 A JPH05153151 A JP H05153151A
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- JP
- Japan
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- port number
- internal
- input
- cell
- external
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- Data Exchanges In Wide-Area Networks (AREA)
- Interface Circuits In Exchanges (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【目的】 スイッチネットワークのバッファのオーバー
フローの際に発生する廃棄セルに関する原因究明のため
の情報、及び、スイッチのルーティング制御に使用され
るルーティング情報を有効に伝送することができるルー
ティングシステムを提供する。 【構成】 スイッチネットワークの入力側に設けられ、
外部入力ポートを有する入力部に、各外部入力ポートに
関する入力ポート番号を生成するポート番号設定部を設
け、入力ポート番号をスイッチネットワークを制御する
制御部に転送し、バッファにオーバーフローが発生した
場合、入力ポート番号をも参照して、廃棄セルの原因を
究明する。また、入力ポート番号をヘッダー変換部で、
出力側のポート番号に置き換えれば、ルーティング情報
量を少なくして、必要なルーティング情報を転送するこ
とができる。
フローの際に発生する廃棄セルに関する原因究明のため
の情報、及び、スイッチのルーティング制御に使用され
るルーティング情報を有効に伝送することができるルー
ティングシステムを提供する。 【構成】 スイッチネットワークの入力側に設けられ、
外部入力ポートを有する入力部に、各外部入力ポートに
関する入力ポート番号を生成するポート番号設定部を設
け、入力ポート番号をスイッチネットワークを制御する
制御部に転送し、バッファにオーバーフローが発生した
場合、入力ポート番号をも参照して、廃棄セルの原因を
究明する。また、入力ポート番号をヘッダー変換部で、
出力側のポート番号に置き換えれば、ルーティング情報
量を少なくして、必要なルーティング情報を転送するこ
とができる。
Description
【０００１】
【産業上の利用分野】本発明は複数の入力ラインと複数
の出力ラインとを接続するために使用されるルーティン
グシステムに関する。
の出力ラインとを接続するために使用されるルーティン
グシステムに関する。
【０００２】
【従来の技術】従来、この種のルーティングシステム
は、図１に示すように、一般に、入力ラインからのＡＴ
Ｍ（非同期転送モード）セルを出力ラインに転送するた
めに使用されている。このため、ルーティングシステム
は、複数の入力ポート（外部入力ポート）１５、複数の
出力ポート（外部出力ポート）１６を備え、更に、入力
及び出力ポート１５及び１６間には、ＡＴＭスイッチネ
ットワーク２１を備えている。ＡＴＭスイッチネットワ
ーク２１は、スイッチ回路２２及びバッファ２３を有
し、スイッチ回路２２はスイッチ制御部２７によって制
御されている。図示されたスイッチ制御部２７はスイッ
チコントローラ３１とカウンタ部３２とによって構成さ
れている。
は、図１に示すように、一般に、入力ラインからのＡＴ
Ｍ（非同期転送モード）セルを出力ラインに転送するた
めに使用されている。このため、ルーティングシステム
は、複数の入力ポート（外部入力ポート）１５、複数の
出力ポート（外部出力ポート）１６を備え、更に、入力
及び出力ポート１５及び１６間には、ＡＴＭスイッチネ
ットワーク２１を備えている。ＡＴＭスイッチネットワ
ーク２１は、スイッチ回路２２及びバッファ２３を有
し、スイッチ回路２２はスイッチ制御部２７によって制
御されている。図示されたスイッチ制御部２７はスイッ
チコントローラ３１とカウンタ部３２とによって構成さ
れている。
【０００３】より具体的に述べれば、スイッチ回路２２
はスイッチコントローラ３１の制御の下に、内部入力及
び内部出力ポートの間に、内部経路（パス）を形成す
る。このために、スイッチ回路２２は複数ステージに分
割された複数のスイッチユニットを有すると共に、入力
或いは出力ポート等に対応して設けられたバッファ２３
とを備えている。この場合、バッファ２３はランダムに
到来するＡＴＭセルを保持し、特定の入力或いは出力ポ
ートに対してＡＴＭセルが集中しても、輻輳が生じない
ようにしている。
はスイッチコントローラ３１の制御の下に、内部入力及
び内部出力ポートの間に、内部経路（パス）を形成す
る。このために、スイッチ回路２２は複数ステージに分
割された複数のスイッチユニットを有すると共に、入力
或いは出力ポート等に対応して設けられたバッファ２３
とを備えている。この場合、バッファ２３はランダムに
到来するＡＴＭセルを保持し、特定の入力或いは出力ポ
ートに対してＡＴＭセルが集中しても、輻輳が生じない
ようにしている。
【０００４】更に、ルーティングシステムは入力ライン
側に入力部２５を備えると共に、出力ライン側に出力部
２６を備えている。図示された入力部２５は、外部入力
ポート１５から与えられる入力セル（外部入力セル）
を、そのまま第１の出力信号０１としてスイッチ回路２
２に出力すると共に、外部入力セルのヘッダを分離し、
第２の出力信号０２としてルーティングテーブル２９に
出力するヘッダー分離部を有している。ここで、ルーテ
ィングテーブル２９には、スイッチネットワーク２１の
出力ポート番号（内部出力ポート番号）が各ヘッダーに
対応して記憶されている。
側に入力部２５を備えると共に、出力ライン側に出力部
２６を備えている。図示された入力部２５は、外部入力
ポート１５から与えられる入力セル（外部入力セル）
を、そのまま第１の出力信号０１としてスイッチ回路２
２に出力すると共に、外部入力セルのヘッダを分離し、
第２の出力信号０２としてルーティングテーブル２９に
出力するヘッダー分離部を有している。ここで、ルーテ
ィングテーブル２９には、スイッチネットワーク２１の
出力ポート番号（内部出力ポート番号）が各ヘッダーに
対応して記憶されている。
【０００５】いずれにしても、ルーティングシステム
は、ＡＴＭセル間の衝突の確率ができるだけ小さくなる
ように、例えば、１０-10 程度になるように、設計され
ている。しかしながら、このような場合でも、ＡＴＭセ
ル間に、ＡＴＭセル間に衝突が生じると、バッファ２３
にオーバーフローが発生して、ＡＴＭセルが廃棄され、
廃棄されたＡＴＭセルは出力ラインに伝送されないこと
になる。したがって、ＡＴＭセルの衝突を常に監視し、
ＡＴＭセルの廃棄の発生原因を分析することが必要であ
る。
は、ＡＴＭセル間の衝突の確率ができるだけ小さくなる
ように、例えば、１０-10 程度になるように、設計され
ている。しかしながら、このような場合でも、ＡＴＭセ
ル間に、ＡＴＭセル間に衝突が生じると、バッファ２３
にオーバーフローが発生して、ＡＴＭセルが廃棄され、
廃棄されたＡＴＭセルは出力ラインに伝送されないこと
になる。したがって、ＡＴＭセルの衝突を常に監視し、
ＡＴＭセルの廃棄の発生原因を分析することが必要であ
る。
【０００６】ＡＴＭセルの衝突を検出するために、各バ
ッファのオーバーフローの発生によって生じる廃棄セル
の数を計数するカウンタ部３２によって、各バッファ２
３をマイクロプロセッサ３３によって監視することが行
われている。この構成では、カウンタ３２のカウント値
を監視することによって、廃棄セルの数を検出すること
ができる。
ッファのオーバーフローの発生によって生じる廃棄セル
の数を計数するカウンタ部３２によって、各バッファ２
３をマイクロプロセッサ３３によって監視することが行
われている。この構成では、カウンタ３２のカウント値
を監視することによって、廃棄セルの数を検出すること
ができる。
【０００７】また、従来の他のルーティングシステムと
して、それぞれ５３バイトの長さを有する外部入力セル
を入力部で多重化し、内部多重化セルを形成し、この内
部多重化セルをＡＴＭスイッチネットワークの入力ポー
ト（内部入力ポート）を介してスイッチ回路に与える形
式のものがある。この場合、各内部多重化セルは出力部
で複数の外部出力セルに分離され、出力ラインを介して
送出されている。
して、それぞれ５３バイトの長さを有する外部入力セル
を入力部で多重化し、内部多重化セルを形成し、この内
部多重化セルをＡＴＭスイッチネットワークの入力ポー
ト（内部入力ポート）を介してスイッチ回路に与える形
式のものがある。この場合、各内部多重化セルは出力部
で複数の外部出力セルに分離され、出力ラインを介して
送出されている。
【０００８】このように、外部入力セルを多重化したシ
ステムでは、内部多重化セルは外部入力セルより高速で
スイッチ回路に供給されている。このため、スイッチ回
路は高速で動作することが必要になるが、このような高
速動作は通常のスイッチ回路では困難である。
ステムでは、内部多重化セルは外部入力セルより高速で
スイッチ回路に供給されている。このため、スイッチ回
路は高速で動作することが必要になるが、このような高
速動作は通常のスイッチ回路では困難である。
【０００９】このことを考慮して、スイッチ回路におい
て、内部多重化セルの各セルをビット毎に並列に処理す
ることも提案されている。
て、内部多重化セルの各セルをビット毎に並列に処理す
ることも提案されている。
【００１０】
【発明が解決しようとする課題】しかしながら、前者の
ように、廃棄ＡＴＭセルをカウントするだけでは、廃棄
セルに関連する外部入力ポート、出力ポート番号、ＶＰ
Ｉ、ＶＣＩ等のヘッダー情報を得ることは不可能であ
る。したがって、廃棄ＡＴＭセルの発生原因を十分に分
析することはできない。
ように、廃棄ＡＴＭセルをカウントするだけでは、廃棄
セルに関連する外部入力ポート、出力ポート番号、ＶＰ
Ｉ、ＶＣＩ等のヘッダー情報を得ることは不可能であ
る。したがって、廃棄ＡＴＭセルの発生原因を十分に分
析することはできない。
【００１１】また、後者のように、外部入力セルを多重
化して並列処理を行うシステムでは、各外部入力セルが
素数である５３バイトによって構成されているため、ビ
ット毎に並列処理に必要なスイッチユニットの数が極め
て多くなり、実現は難しい状況にある。
化して並列処理を行うシステムでは、各外部入力セルが
素数である５３バイトによって構成されているため、ビ
ット毎に並列処理に必要なスイッチユニットの数が極め
て多くなり、実現は難しい状況にある。
【００１２】一方、並列処理を行うスイッチユニット数
を減少させるために、５３バイトの外部入力セルの長さ
を５４バイト、５６バイト、或いは６４バイトに変換
し、変換されたセル（以下、変換セルと呼ぶ）を並列処
理することも提案されている。このように、セルの長さ
を変換することにより、ハードウェア量を少なくするこ
とができる。
を減少させるために、５３バイトの外部入力セルの長さ
を５４バイト、５６バイト、或いは６４バイトに変換
し、変換されたセル（以下、変換セルと呼ぶ）を並列処
理することも提案されている。このように、セルの長さ
を変換することにより、ハードウェア量を少なくするこ
とができる。
【００１３】ここで、上記したように、セルの長さを変
換した場合、変換セル中に、空フィールドが生じる。通
常、この空フィールドに、内部出力ポート番号、外部出
力ポート番号等をルーティング情報として配置すること
も考えられている。しかしながら、スイッチ回路の規模
が大きくなるにつれて、ルーティング情報の量も多くな
るため、変換セルの長さがルーティング情報の量に依存
して決定されてしまうという欠点がある。したがって、
この構成では、スイッチネットワークの規模の拡大或い
は変更に対処できないという欠点がある。
換した場合、変換セル中に、空フィールドが生じる。通
常、この空フィールドに、内部出力ポート番号、外部出
力ポート番号等をルーティング情報として配置すること
も考えられている。しかしながら、スイッチ回路の規模
が大きくなるにつれて、ルーティング情報の量も多くな
るため、変換セルの長さがルーティング情報の量に依存
して決定されてしまうという欠点がある。したがって、
この構成では、スイッチネットワークの規模の拡大或い
は変更に対処できないという欠点がある。
【００１４】上記したように、従来のルーティングシス
テムでは、廃棄セルを分析するため或いは、ルーティン
グ情報信号を伝送するために、各外部入力セルが有効に
処理されているとは言えない。
テムでは、廃棄セルを分析するため或いは、ルーティン
グ情報信号を伝送するために、各外部入力セルが有効に
処理されているとは言えない。
【００１５】
【課題を解決するための手段】本発明の目的は各セルを
有効に処理できるルーティングシステムを提供すること
である。
有効に処理できるルーティングシステムを提供すること
である。
【００１６】本発明の他の目的は各バッファにオーバー
フローが発生した場合、廃棄セルの分析を正確に行うこ
とができるルーティングシステムを提供することであ
る。
フローが発生した場合、廃棄セルの分析を正確に行うこ
とができるルーティングシステムを提供することであ
る。
【００１７】本発明の更に他の目的はハードウェアを増
加させることなく、スイッチネットワークの規模の拡大
等に容易に対処できるルーティングシステムを提供する
ことである。
加させることなく、スイッチネットワークの規模の拡大
等に容易に対処できるルーティングシステムを提供する
ことである。
【００１８】本発明の適用されるルーティングシステム
は、複数の外部入力ポートと複数の外部出力ポートとを
接続するために使用され、複数の内部入力ポート、複数
の内部出力ポート、及び内部入力ポートと内部出力ポー
トとの間に設けられたスイッチ回路と、外部入力ポート
と内部入力ポートの間に設けられた入力部と、内部出力
ポートと外部出力ポートのと間に設けられた出力部と、
前記入力部及びスイッチ回路に結合され、前記内部入力
ポートと前記内部出力ポートとの間に内部経路を形成す
るために、前記スイッチ回路を制御する制御部とを有
し、且つ、前記各外部入力ポートには、ヘッダーを含む
外部入力セルが順次与えられ、前記外部入力ポート及び
外部出力ポートには、外部入力ポート番号及び外部出力
ポート番号が割り当てられており、他方、前記内部入力
ポート及び内部出力ポートには、内部入力ポート番号及
び内部出力ポート番号が割り当てられた構成を有してい
る。
は、複数の外部入力ポートと複数の外部出力ポートとを
接続するために使用され、複数の内部入力ポート、複数
の内部出力ポート、及び内部入力ポートと内部出力ポー
トとの間に設けられたスイッチ回路と、外部入力ポート
と内部入力ポートの間に設けられた入力部と、内部出力
ポートと外部出力ポートのと間に設けられた出力部と、
前記入力部及びスイッチ回路に結合され、前記内部入力
ポートと前記内部出力ポートとの間に内部経路を形成す
るために、前記スイッチ回路を制御する制御部とを有
し、且つ、前記各外部入力ポートには、ヘッダーを含む
外部入力セルが順次与えられ、前記外部入力ポート及び
外部出力ポートには、外部入力ポート番号及び外部出力
ポート番号が割り当てられており、他方、前記内部入力
ポート及び内部出力ポートには、内部入力ポート番号及
び内部出力ポート番号が割り当てられた構成を有してい
る。
【００１９】ここで、本発明に係る前記入力部は、前記
各外部入力ポートと前記各外部出力ポートとの間に設け
られ、前記外部入力セルに応答して、前記外部入力ポー
ト及び内部入力ポートのいずれかに関連した入力ポート
番号信号を生成する一方、前記内部出力ポート番号の一
つをあらわす出力ポート番号信号を生成するポート番号
生成部と、前記各外部入力セル、前記入力ポート番号信
号、及び前記出力ポート番号信号に応答して、前記各外
部入力セルを前記スイッチ回路に送出すると共に、前記
ヘッダーを前記入力ポート番号及び出力ポート番号を前
記制御部にそれぞれ供給する信号供給手段を有してい
る。一方、前記制御部は、前記ヘッダー及び前記出力ポ
ート番号信号を受け、前記スイッチ回路を前記ヘッダー
及び前記出力ポート番号信号に基づいて制御し、前記内
部経路を形成するためのスイッチ制御手段と、出力ポー
ト番号信号及び前記入力ポート番号信号の少なくとも一
方と、前記ヘッダーとを受け、前記出力ポート番号信号
及び前記入力ポート番号信号の少なくとも一方を使用し
て、前記ヘッダーを処理し、前記各外部入力ポートを分
析する処理手段を有している。
各外部入力ポートと前記各外部出力ポートとの間に設け
られ、前記外部入力セルに応答して、前記外部入力ポー
ト及び内部入力ポートのいずれかに関連した入力ポート
番号信号を生成する一方、前記内部出力ポート番号の一
つをあらわす出力ポート番号信号を生成するポート番号
生成部と、前記各外部入力セル、前記入力ポート番号信
号、及び前記出力ポート番号信号に応答して、前記各外
部入力セルを前記スイッチ回路に送出すると共に、前記
ヘッダーを前記入力ポート番号及び出力ポート番号を前
記制御部にそれぞれ供給する信号供給手段を有してい
る。一方、前記制御部は、前記ヘッダー及び前記出力ポ
ート番号信号を受け、前記スイッチ回路を前記ヘッダー
及び前記出力ポート番号信号に基づいて制御し、前記内
部経路を形成するためのスイッチ制御手段と、出力ポー
ト番号信号及び前記入力ポート番号信号の少なくとも一
方と、前記ヘッダーとを受け、前記出力ポート番号信号
及び前記入力ポート番号信号の少なくとも一方を使用し
て、前記ヘッダーを処理し、前記各外部入力ポートを分
析する処理手段を有している。
【００２０】また、本発明の他の態様に係るルーティン
グシステムの入力部は、前記外部入力ポートに結合さ
れ、前記外部入力セルのセルフォーマットをルーティン
グ情報信号用のルーティング情報フィールド、前記ペイ
ロードフィールド、及び前記ヘッダーフィールドを有す
る内部フォーマットに変換し、当該ルーティング情報フ
ィールドを有する変換されたセルを生成する第１のフォ
ーマット変換手段と、前記第１のフォーマット変換手段
に結合され、前記外部入力ポート番号に関連した第１の
ポート番号を前記変換されたセルのルーティング情報フ
ィールドに前記ルーティング情報として割り当て、前記
ルーティング情報フィールドに前記第１の入力ポート番
号を有する内部セルを生成するポート番号割当手段と、
前記ポート番号割当手段に結合され、前記内部セルを、
第１の入力ポート番号を含む多重化された入力セルを有
する内部多重化セルシーケンスに多重化するセル多重化
ユニットと、前記セル多重化ユニット及び前記内部入力
ポートの一つに結合され、前記第１の入力ポート番号及
び前記多重化された入力セルに基づき、前記内部出力ポ
ート番号と、前記外部出力ポート番号に関連した第２の
ポート番号を生成すると共に、前記第１のポート番号を
第２のポート番号によって順次置換し、置換された多重
化セルを形成する番号生成手段と、前記スイッチネット
ワーク及び前記制御部に結合され、前記置換された多重
化セル及び前記内部出力ポート番号を前記スイッチネッ
トワーク及び前記制御部にそれぞれ伝送するための伝送
手段とを備えている。この場合、前記制御部は、前記伝
送手段と前記スイッチ回路に結合され、前記内部出力ポ
ート番号に基づき、前記スイッチ回路を制御する手段を
備えており、前記出力部は、前記内部出力ポート番号に
よって示された内部出力ポートに結合され、且つ、前記
選択された第２のポート番号に基づいて前記置換された
多重化セルを分離し、外部出力セルにする分離部、及
び、前記外部出力セルを前記外部出力ポートに順次出力
する出力手段とを有している。
グシステムの入力部は、前記外部入力ポートに結合さ
れ、前記外部入力セルのセルフォーマットをルーティン
グ情報信号用のルーティング情報フィールド、前記ペイ
ロードフィールド、及び前記ヘッダーフィールドを有す
る内部フォーマットに変換し、当該ルーティング情報フ
ィールドを有する変換されたセルを生成する第１のフォ
ーマット変換手段と、前記第１のフォーマット変換手段
に結合され、前記外部入力ポート番号に関連した第１の
ポート番号を前記変換されたセルのルーティング情報フ
ィールドに前記ルーティング情報として割り当て、前記
ルーティング情報フィールドに前記第１の入力ポート番
号を有する内部セルを生成するポート番号割当手段と、
前記ポート番号割当手段に結合され、前記内部セルを、
第１の入力ポート番号を含む多重化された入力セルを有
する内部多重化セルシーケンスに多重化するセル多重化
ユニットと、前記セル多重化ユニット及び前記内部入力
ポートの一つに結合され、前記第１の入力ポート番号及
び前記多重化された入力セルに基づき、前記内部出力ポ
ート番号と、前記外部出力ポート番号に関連した第２の
ポート番号を生成すると共に、前記第１のポート番号を
第２のポート番号によって順次置換し、置換された多重
化セルを形成する番号生成手段と、前記スイッチネット
ワーク及び前記制御部に結合され、前記置換された多重
化セル及び前記内部出力ポート番号を前記スイッチネッ
トワーク及び前記制御部にそれぞれ伝送するための伝送
手段とを備えている。この場合、前記制御部は、前記伝
送手段と前記スイッチ回路に結合され、前記内部出力ポ
ート番号に基づき、前記スイッチ回路を制御する手段を
備えており、前記出力部は、前記内部出力ポート番号に
よって示された内部出力ポートに結合され、且つ、前記
選択された第２のポート番号に基づいて前記置換された
多重化セルを分離し、外部出力セルにする分離部、及
び、前記外部出力セルを前記外部出力ポートに順次出力
する出力手段とを有している。
【００２１】
【実施例】図２を参照すると、本発明の第１の実施例に
係るルーティングシステムは、入力部、制御部、及びマ
イクロプロセッサーが図１に示されたシステムと異なっ
た動作を行う以外、図１に示されたシステムと同様であ
る。この関係で、図２の入力部、制御部、及びマイクロ
プロセッサーはそれぞれ２５ａ、２７ａ、３３ａの参照
符号によって示されている。図示された入力部２５ａに
は、外部入力ポート１５を通して、外部入力セルが供給
されている。各外部入力セルは５３バイトからなり、そ
れぞれヘッダーフィールド及びペイロードフィールドに
配置された５バイトのヘッダーと４８バイトのペイロー
ドを伝送する。ヘッダーとしては、ＶＰＩ或いはＶＣＩ
が使用される。
係るルーティングシステムは、入力部、制御部、及びマ
イクロプロセッサーが図１に示されたシステムと異なっ
た動作を行う以外、図１に示されたシステムと同様であ
る。この関係で、図２の入力部、制御部、及びマイクロ
プロセッサーはそれぞれ２５ａ、２７ａ、３３ａの参照
符号によって示されている。図示された入力部２５ａに
は、外部入力ポート１５を通して、外部入力セルが供給
されている。各外部入力セルは５３バイトからなり、そ
れぞれヘッダーフィールド及びペイロードフィールドに
配置された５バイトのヘッダーと４８バイトのペイロー
ドを伝送する。ヘッダーとしては、ＶＰＩ或いはＶＣＩ
が使用される。
【００２２】ルーティングシステムは外部入力ポート１
５に接続されたフォーマット変換器３６を有している。
各フォーマット変換器３６は５３バイトの外部入力セル
を例えば、５６バイトの内部入力セルに変換するのに役
立つ。この内部入力セルは、外部入力セルと同じヘッダ
ー及びペイロードとを有している。このことからも明ら
かな通り、内部入力セルはフォーマット変換の結果とし
て、２バイトの空フィールドを有し、各内部入力セルは
フォーマット変換器３６から入力ポート番号設定器３７
に与えられている。
５に接続されたフォーマット変換器３６を有している。
各フォーマット変換器３６は５３バイトの外部入力セル
を例えば、５６バイトの内部入力セルに変換するのに役
立つ。この内部入力セルは、外部入力セルと同じヘッダ
ー及びペイロードとを有している。このことからも明ら
かな通り、内部入力セルはフォーマット変換の結果とし
て、２バイトの空フィールドを有し、各内部入力セルは
フォーマット変換器３６から入力ポート番号設定器３７
に与えられている。
【００２３】図３をも併せ参照すると、入力ポート番号
設定器３７はフィールド抽出回路３７１と入力ポート番
号発生器３７２とを有している。入力ポート番号発生器
３７２は各外部入力ポート１５に割り当てられた外部入
力ポート番号を発生する。図示された外部入力セルは多
重化されていないから、外部入力ポート番号はスイッチ
ネットワーク２１のスイッチ入力ポート、即ち、内部入
力ポートと一致している。一方、フォーマット変換器３
６から内部入力セルが与えられるフィールド抽出回路３
７１は、内部入力セルの空フィールドを検出する。空フ
ィールドが検出されると、外部入力ポート番号が入力ポ
ート番号発生器３７２から送出され、各内部入力セルの
空フィールドにルーティング情報として配置される。こ
の関係で、空フィールドはルーティング情報フィールド
と呼ばれる。この様にして、外部入力ポート番号はヘッ
ダーと共に、ヘッダー分離回路２８ａに送られる。
設定器３７はフィールド抽出回路３７１と入力ポート番
号発生器３７２とを有している。入力ポート番号発生器
３７２は各外部入力ポート１５に割り当てられた外部入
力ポート番号を発生する。図示された外部入力セルは多
重化されていないから、外部入力ポート番号はスイッチ
ネットワーク２１のスイッチ入力ポート、即ち、内部入
力ポートと一致している。一方、フォーマット変換器３
６から内部入力セルが与えられるフィールド抽出回路３
７１は、内部入力セルの空フィールドを検出する。空フ
ィールドが検出されると、外部入力ポート番号が入力ポ
ート番号発生器３７２から送出され、各内部入力セルの
空フィールドにルーティング情報として配置される。こ
の関係で、空フィールドはルーティング情報フィールド
と呼ばれる。この様にして、外部入力ポート番号はヘッ
ダーと共に、ヘッダー分離回路２８ａに送られる。
【００２４】図２において、ヘッダー分離回路２８ａは
内部入力セルを第１の出力信号Ｏ１として通過させる一
方、内部入力セルからヘッダーフィールド及びルーティ
ング情報フィールドを分離する。結果として、ヘッダー
及び外部入力ポート番号はヘッダー分離回路２８ａによ
り分離され、第２の出力信号Ｏ２として、ルーティング
テーブル２９ａに送出される。ルーティングテーブル２
９ａには、各ヘッダー（ＶＰＩ或いはＶＣＩ）に対応し
た出力ポート番号、即ち、スイッチ出力ポート番号（内
部出力ポート番号）が記憶されている。このため、各ヘ
ッダーに基づいて、スイッチ出力ポート番号（内部出力
ポート番号）がルーティングテーブル２９ａから読み出
され、ヘッダー及び外部入力ポート番号と共に、制御部
２７ａに転送される。
内部入力セルを第１の出力信号Ｏ１として通過させる一
方、内部入力セルからヘッダーフィールド及びルーティ
ング情報フィールドを分離する。結果として、ヘッダー
及び外部入力ポート番号はヘッダー分離回路２８ａによ
り分離され、第２の出力信号Ｏ２として、ルーティング
テーブル２９ａに送出される。ルーティングテーブル２
９ａには、各ヘッダー（ＶＰＩ或いはＶＣＩ）に対応し
た出力ポート番号、即ち、スイッチ出力ポート番号（内
部出力ポート番号）が記憶されている。このため、各ヘ
ッダーに基づいて、スイッチ出力ポート番号（内部出力
ポート番号）がルーティングテーブル２９ａから読み出
され、ヘッダー及び外部入力ポート番号と共に、制御部
２７ａに転送される。
【００２５】制御部２７ａはスイッチコントローラー３
１ａと廃棄セルメモリ４０とを備えている。スイッチコ
ントローラー３１ａには、スイッチ出力ポート番号、ヘ
ッダー、及び外部入力ポート番号が与えられている。ス
イッチコントローラー３１ａはスイッチネットワーク２
１のバッファ２３を制御し、スイッチ出力ポート番号に
基づいて、ルーティング制御を行う。更に、バッファ２
３のいずれかに、オーバーフローが発生し、内部入力セ
ルの一つが廃棄セルになると、スイッチコントローラー
３１ａは、廃棄セルメモリ４０中に、ヘッダー及び外部
入力ポート番号を書き込む。この時、書き込まれたヘッ
ダー及び外部入力ポート番号は廃棄セルに対応してお
り、これらは履歴情報信号として、廃棄メモリ４０に格
納される。監視用マイクロプロセッサ３３ａは履歴情報
信号、即ち、ヘッダー及び外部入力ポート番号をバス３
４を介して廃棄セルメモリ４０から読みだし、廃棄セル
の履歴を解析する。
１ａと廃棄セルメモリ４０とを備えている。スイッチコ
ントローラー３１ａには、スイッチ出力ポート番号、ヘ
ッダー、及び外部入力ポート番号が与えられている。ス
イッチコントローラー３１ａはスイッチネットワーク２
１のバッファ２３を制御し、スイッチ出力ポート番号に
基づいて、ルーティング制御を行う。更に、バッファ２
３のいずれかに、オーバーフローが発生し、内部入力セ
ルの一つが廃棄セルになると、スイッチコントローラー
３１ａは、廃棄セルメモリ４０中に、ヘッダー及び外部
入力ポート番号を書き込む。この時、書き込まれたヘッ
ダー及び外部入力ポート番号は廃棄セルに対応してお
り、これらは履歴情報信号として、廃棄メモリ４０に格
納される。監視用マイクロプロセッサ３３ａは履歴情報
信号、即ち、ヘッダー及び外部入力ポート番号をバス３
４を介して廃棄セルメモリ４０から読みだし、廃棄セル
の履歴を解析する。
【００２６】上記したように、ヘッダー及び外部入力ポ
ート番号が廃棄セルメモリ４０に履歴情報信号として転
送される。このため、マイクロプロセッサ３３ａは廃棄
セルに関する廃棄原因を容易に分析することができる。
特に、ビットスライス形のＡＴＭスイッチ回路が使用さ
れた場合、廃棄の原因をビットスライスされたセルを再
構成することなく、分析できる。
ート番号が廃棄セルメモリ４０に履歴情報信号として転
送される。このため、マイクロプロセッサ３３ａは廃棄
セルに関する廃棄原因を容易に分析することができる。
特に、ビットスライス形のＡＴＭスイッチ回路が使用さ
れた場合、廃棄の原因をビットスライスされたセルを再
構成することなく、分析できる。
【００２７】図４に示された本発明の第２の実施例に係
るルーティングシステムは複数の外部入力セルを多重化
している。図４において、ルーティングシステムはそれ
ぞれ入力ライン及び出力ラインに接続された外部入力ポ
ート１５と外部出力ポート１６とを有している。外部入
力ポート１５は図４に１５ａ及び１５ｂで示された複数
の入力ポートグループに区分されており、また、外部出
力ポートも、また、１６ａ及び１６ｂで示された複数の
出力ポートグループに区分されている。以下、第１の入
力ポートグループと呼ぶ入力ポートグループ１５ａに
は、１５．５２Ｍｂｐｓのビットレートを有する外部入
力セルが供給され、他方、第２の入力ポートグループと
呼ぶ入力ポートグループ１５ｂには、６２２．０８Ｍｂ
ｐｓのビットレートの外部入力セルが与えられる。同様
に、第１の出力ポートグループと呼ぶ外部出力ポートグ
ループ１６ａには、１５．５２Ｍｂｐｓの外部出力セル
が供給され、第２の出力ポートグループと呼ぶ外部出力
ポートグループ１６ｂには、６２２．０８Ｍｂｐｓの外
部出力セルが与えられる。図示された例では、第１及び
第２の外部入力ポートグループの各外部入力セルは内部
多重化入力セルに多重化されており、各内部多重化入力
セルは２４８８．３２Ｍｂｐｓのビットレートを有して
いる。
るルーティングシステムは複数の外部入力セルを多重化
している。図４において、ルーティングシステムはそれ
ぞれ入力ライン及び出力ラインに接続された外部入力ポ
ート１５と外部出力ポート１６とを有している。外部入
力ポート１５は図４に１５ａ及び１５ｂで示された複数
の入力ポートグループに区分されており、また、外部出
力ポートも、また、１６ａ及び１６ｂで示された複数の
出力ポートグループに区分されている。以下、第１の入
力ポートグループと呼ぶ入力ポートグループ１５ａに
は、１５．５２Ｍｂｐｓのビットレートを有する外部入
力セルが供給され、他方、第２の入力ポートグループと
呼ぶ入力ポートグループ１５ｂには、６２２．０８Ｍｂ
ｐｓのビットレートの外部入力セルが与えられる。同様
に、第１の出力ポートグループと呼ぶ外部出力ポートグ
ループ１６ａには、１５．５２Ｍｂｐｓの外部出力セル
が供給され、第２の出力ポートグループと呼ぶ外部出力
ポートグループ１６ｂには、６２２．０８Ｍｂｐｓの外
部出力セルが与えられる。図示された例では、第１及び
第２の外部入力ポートグループの各外部入力セルは内部
多重化入力セルに多重化されており、各内部多重化入力
セルは２４８８．３２Ｍｂｐｓのビットレートを有して
いる。
【００２８】この関係で、第１の外部入力ポートグルー
プ１５ａは＃１乃至＃１６で示されているように、１６
の外部入力ポートからなり、他方、第２の外部入力ポー
トグループは＃１乃至＃４で示されているように、４つ
の外部入力ポートによって形成されている。同様に、第
１の外部出力ポートグループ１６ａは＃１乃至＃１６で
示されているように、１６の外部出力ポートからなり、
また、第２の外部出力ポートグループ１６ｂは＃１乃至
＃４で示されているように、４つの外部出力ポートグル
ープによって形成されている。
プ１５ａは＃１乃至＃１６で示されているように、１６
の外部入力ポートからなり、他方、第２の外部入力ポー
トグループは＃１乃至＃４で示されているように、４つ
の外部入力ポートによって形成されている。同様に、第
１の外部出力ポートグループ１６ａは＃１乃至＃１６で
示されているように、１６の外部出力ポートからなり、
また、第２の外部出力ポートグループ１６ｂは＃１乃至
＃４で示されているように、４つの外部出力ポートグル
ープによって形成されている。
【００２９】ここで、外部入力セルは伝送路信号として
各外部入力ポート１５に順次与えられるものとする。図
４において、各伝送路信号は図２の場合と同様な構成を
有するフォーマット変換器３６（ここでは、第１のフォ
ーマット変換器と呼ぶ）に供給される。
各外部入力ポート１５に順次与えられるものとする。図
４において、各伝送路信号は図２の場合と同様な構成を
有するフォーマット変換器３６（ここでは、第１のフォ
ーマット変換器と呼ぶ）に供給される。
【００３０】図５において、各伝送路信号は図５（Ａ）
に示すように、ＳＯＨ（セクションオーバヘッド）領域
のようなオーバーヘッド領域、有効セル、及び空セルを
含んでいる。各有効セル及び空セルはヘッダーを有し、
図２を参照して説明されたように、外部入力セルを形成
している。したがって、図５（Ｂ）のように、５３バイ
トの外部入力セルは５バイトのヘッダーフィールドと４
８バイトのペイロードフィールドとを有している。
に示すように、ＳＯＨ（セクションオーバヘッド）領域
のようなオーバーヘッド領域、有効セル、及び空セルを
含んでいる。各有効セル及び空セルはヘッダーを有し、
図２を参照して説明されたように、外部入力セルを形成
している。したがって、図５（Ｂ）のように、５３バイ
トの外部入力セルは５バイトのヘッダーフィールドと４
８バイトのペイロードフィールドとを有している。
【００３１】図４に示された第１のフォーマット変換器
３６は伝送路信号を受け、この伝送路信号を図５（Ｃ）
に示すような内部信号に変換する。各内部信号は伝送路
信号と同様に、有効セル及び空セルとを有している。更
に、ルーティング情報フィール及びヘッダーフィールド
とが有効セル及び空セルに付加され、内部入力セルが形
成される。ルーティング情報フィールドについて後で詳
細に説明する。ルーティング情報フィールドは、例え
ば、２バイト長を有している。その結果として、第１の
フォーマット変換器３６は図５（Ｄ）に示すような内部
信号を順次出力する。
３６は伝送路信号を受け、この伝送路信号を図５（Ｃ）
に示すような内部信号に変換する。各内部信号は伝送路
信号と同様に、有効セル及び空セルとを有している。更
に、ルーティング情報フィール及びヘッダーフィールド
とが有効セル及び空セルに付加され、内部入力セルが形
成される。ルーティング情報フィールドについて後で詳
細に説明する。ルーティング情報フィールドは、例え
ば、２バイト長を有している。その結果として、第１の
フォーマット変換器３６は図５（Ｄ）に示すような内部
信号を順次出力する。
【００３２】図６及び図４を参照すると、フォーマット
変換器３６はＦＩＦＯメモリ３６１、有効セル検出器３
６２、書込制御部３６３、及び読出制御部３６４とを備
えている。伝送路信号はＦＩＦ０メモリ３６１及び有効
セル検出器３６２の双方に与えられている。有効セル検
出器３６２では、有効セルだけが各セルの先頭を示すセ
ル先頭信号ＣＨに応答して順次検出される。具体的に述
べると、セル先頭信号ＣＨ及び伝送路信号が供給される
と、有効セル検出器３６２はセル先頭信号ＣＨを参照し
て有効セルを一つづつ検出する。その結果、有効セル検
出器３６２は各有効セルと同期し、且つ、有効セルの検
出をあらわす有効セル検出信号を書込制御部３６３に送
出する。
変換器３６はＦＩＦＯメモリ３６１、有効セル検出器３
６２、書込制御部３６３、及び読出制御部３６４とを備
えている。伝送路信号はＦＩＦ０メモリ３６１及び有効
セル検出器３６２の双方に与えられている。有効セル検
出器３６２では、有効セルだけが各セルの先頭を示すセ
ル先頭信号ＣＨに応答して順次検出される。具体的に述
べると、セル先頭信号ＣＨ及び伝送路信号が供給される
と、有効セル検出器３６２はセル先頭信号ＣＨを参照し
て有効セルを一つづつ検出する。その結果、有効セル検
出器３６２は各有効セルと同期し、且つ、有効セルの検
出をあらわす有効セル検出信号を書込制御部３６３に送
出する。
【００３３】図示された書込制御部３６３には、伝送路
信号のフレーム信号ＦＭ及び書込くロックＷＣが有効セ
ル検出信号と共に供給されている。書込制御部３６３は
有効セル検出信号、フレーム信号ＦＭ、及び書込クロッ
クＷＣを参照して書込タイミング信号をＦＩＦＯメモリ
３６１に出力する。この様にして、書込タイミング信号
が各有効セルに同期して、書込制御部３６３からＦＩＦ
Ｏメモリ３６１に与えられる。結果として、ＦＩＦＯメ
モリ３６１は書込制御部３６３の制御のもとに、各外部
入力ポート１５からのセルの内、有効セルのみを記憶セ
ルとして格納する。記憶セルは順次ＦＩＦＯメモリ３６
１から読出制御部３６４の制御の下に、図５（Ｄ）に示
すような内部信号として出力される。この場合、読出制
御部３６４はルーティング情報フィールドが各有効セル
の先頭部分に付加され、且つ、各記憶セルがそのセルに
割り当てられた位相でＦＩＦＯメモリ３６１から読み出
されるように、ＦＩＦＯメモリを制御する。ＦＩＦＯメ
モリ３６１中に、有効セルが存在していないときには、
空セルがＦＩＦＯメモリ３６１から生成される。
信号のフレーム信号ＦＭ及び書込くロックＷＣが有効セ
ル検出信号と共に供給されている。書込制御部３６３は
有効セル検出信号、フレーム信号ＦＭ、及び書込クロッ
クＷＣを参照して書込タイミング信号をＦＩＦＯメモリ
３６１に出力する。この様にして、書込タイミング信号
が各有効セルに同期して、書込制御部３６３からＦＩＦ
Ｏメモリ３６１に与えられる。結果として、ＦＩＦＯメ
モリ３６１は書込制御部３６３の制御のもとに、各外部
入力ポート１５からのセルの内、有効セルのみを記憶セ
ルとして格納する。記憶セルは順次ＦＩＦＯメモリ３６
１から読出制御部３６４の制御の下に、図５（Ｄ）に示
すような内部信号として出力される。この場合、読出制
御部３６４はルーティング情報フィールドが各有効セル
の先頭部分に付加され、且つ、各記憶セルがそのセルに
割り当てられた位相でＦＩＦＯメモリ３６１から読み出
されるように、ＦＩＦＯメモリを制御する。ＦＩＦＯメ
モリ３６１中に、有効セルが存在していないときには、
空セルがＦＩＦＯメモリ３６１から生成される。
【００３４】このように、内部信号は各第１のフォーマ
ット変換部３６から、図２及び３を参照して説明された
対応する入力ポート番号設定器３７に供給され、外部入
力ポート番号が各内部入力セルのルーティング情報フィ
ールドに配置される。
ット変換部３６から、図２及び３を参照して説明された
対応する入力ポート番号設定器３７に供給され、外部入
力ポート番号が各内部入力セルのルーティング情報フィ
ールドに配置される。
【００３５】図４に戻ると、第１及び第２の外部入力グ
ループからの内部信号はセル多重化部４１で多重化さ
れ、内部多重化入力セル列を形成する。内部多重化入力
セル列はスイッチネットワーク２１の内部入力ポート、
即ち、スイッチ入力ポートにヘッダー変換器４３を通し
て送出される。スイッチネットワーク２１は図２にしめ
されたものと同様な構成を備え、内部入力ポートは高速
入力ポートと呼ばれてもよい。
ループからの内部信号はセル多重化部４１で多重化さ
れ、内部多重化入力セル列を形成する。内部多重化入力
セル列はスイッチネットワーク２１の内部入力ポート、
即ち、スイッチ入力ポートにヘッダー変換器４３を通し
て送出される。スイッチネットワーク２１は図２にしめ
されたものと同様な構成を備え、内部入力ポートは高速
入力ポートと呼ばれてもよい。
【００３６】図７を図４と共に参照すると、各ヘッダー
変換器４３はヘッダー変換テーブル４３１、入力ポート
番号検出器４３２、ヘッダー検出器４３３、及び再配列
回路４３４とを備えている。図３、４、及び５に関連し
て述べられているように、内部多重化入力セルの各セル
はヘッダーフィールド及びペイロードフィールドの他
に、外部入力ポート番号用のルーティング情報フィール
ドとを有している。
変換器４３はヘッダー変換テーブル４３１、入力ポート
番号検出器４３２、ヘッダー検出器４３３、及び再配列
回路４３４とを備えている。図３、４、及び５に関連し
て述べられているように、内部多重化入力セルの各セル
はヘッダーフィールド及びペイロードフィールドの他
に、外部入力ポート番号用のルーティング情報フィール
ドとを有している。
【００３７】図７において、内部多重化入力セルは入力
ポート番号検出器４３２、ヘッダー検出器４３３、及び
再配列回路４３４に与えられる。入力ポート番号検出器
４３２は各内部多重化入力セルから外部入力ポートを検
出し、検出された外部入力ポート番号をあらわすポート
番号検出信号を生成する。一方、ヘッダー検出器４３３
はＶＰＩ或いはＶＣＩのようなヘッダーを検出し、検出
されたヘッダーをあらわすヘッダー検出信号を出力す
る。ヘッダー検出信号とポート番号検出信号はアドレス
信号としてヘッダー変換テーブル４３１に供給される。
ポート番号検出器４３２、ヘッダー検出器４３３、及び
再配列回路４３４に与えられる。入力ポート番号検出器
４３２は各内部多重化入力セルから外部入力ポートを検
出し、検出された外部入力ポート番号をあらわすポート
番号検出信号を生成する。一方、ヘッダー検出器４３３
はＶＰＩ或いはＶＣＩのようなヘッダーを検出し、検出
されたヘッダーをあらわすヘッダー検出信号を出力す
る。ヘッダー検出信号とポート番号検出信号はアドレス
信号としてヘッダー変換テーブル４３１に供給される。
【００３８】図４に示されたスイッチネットワーク２１
は複数のスイッチ出力ポート、即ち、内部出力ポートを
有し、各ポートには、内部出力ポート番号ＩＯＰが割り
当てられており、且つ、セル分離部４５がそれぞれ接続
されている。各セル分離部４５は複数の中間出力ポート
を備え、これら中間出力ポートは第１及び第２の外部出
力ポートグループ１６ａ及び１６ｂに区分されている。
各中間出力ポートには、それぞれ中間出力ポート番号Ｉ
Ｍが割り当てられており、且つ、第２のフォーマット変
換器３７に接続されている。
は複数のスイッチ出力ポート、即ち、内部出力ポートを
有し、各ポートには、内部出力ポート番号ＩＯＰが割り
当てられており、且つ、セル分離部４５がそれぞれ接続
されている。各セル分離部４５は複数の中間出力ポート
を備え、これら中間出力ポートは第１及び第２の外部出
力ポートグループ１６ａ及び１６ｂに区分されている。
各中間出力ポートには、それぞれ中間出力ポート番号Ｉ
Ｍが割り当てられており、且つ、第２のフォーマット変
換器３７に接続されている。
【００３９】図７において、ヘッダー変換テーブル４３
１はスイッチネットワーク２１の内部出力ポート番号Ｉ
ＯＰを記憶するための第１の領域Ａ１、中間出力ポート
番号を記憶するための第２の領域Ａ２、及び、ＶＰＩま
たはＶＣＩのようなヘッダーを記憶するための第３の領
域Ａ３とを有している。ヘッダー検出信号及びポート番
号検出信号がアドレス信号としてヘッダー変換テーブル
４３１に与えられると、一組の内部出力ポート番号、中
間出力ポート番号ＩＭ、及びヘッダーがアドレス信号に
よって指示されたヘッダー変換テーブル４３１のアドレ
スから同時的に読み出される。
１はスイッチネットワーク２１の内部出力ポート番号Ｉ
ＯＰを記憶するための第１の領域Ａ１、中間出力ポート
番号を記憶するための第２の領域Ａ２、及び、ＶＰＩま
たはＶＣＩのようなヘッダーを記憶するための第３の領
域Ａ３とを有している。ヘッダー検出信号及びポート番
号検出信号がアドレス信号としてヘッダー変換テーブル
４３１に与えられると、一組の内部出力ポート番号、中
間出力ポート番号ＩＭ、及びヘッダーがアドレス信号に
よって指示されたヘッダー変換テーブル４３１のアドレ
スから同時的に読み出される。
【００４０】内部出力ポート番号ＩＯＰは読出出力ポー
ト番号として制御部２７ｂに送出され、他方、中間出力
ポート番号ＩＭ及びヘッダーは読出中間出力ポート番号
及び読出ヘッダーとして再配列回路４３４に送出され
る。再配列回路４３４は各内部多重化入力セルの外部入
力ポート番号及びヘッダーを読出中間出力ポート番号及
び読出ヘッダーによって置き換える。読出中間出力ポー
ト番号及び読出ヘッダーはそれぞれルーティング情報フ
ィールド及びヘッダーフィールドに配置され、スイッチ
ネットワーク２１に供給される。
ト番号として制御部２７ｂに送出され、他方、中間出力
ポート番号ＩＭ及びヘッダーは読出中間出力ポート番号
及び読出ヘッダーとして再配列回路４３４に送出され
る。再配列回路４３４は各内部多重化入力セルの外部入
力ポート番号及びヘッダーを読出中間出力ポート番号及
び読出ヘッダーによって置き換える。読出中間出力ポー
ト番号及び読出ヘッダーはそれぞれルーティング情報フ
ィールド及びヘッダーフィールドに配置され、スイッチ
ネットワーク２１に供給される。
【００４１】上記したように、外部入力ポート番号を読
出中間出力ポート番号によって置き換えることにより、
ルーティング情報フィールドの拡大を防止することがで
き、また、ルーティング情報信号量を最小にすることが
できる。更に、読出出力ポート番号は信号線を介して制
御部２７ｂに送出される。
出中間出力ポート番号によって置き換えることにより、
ルーティング情報フィールドの拡大を防止することがで
き、また、ルーティング情報信号量を最小にすることが
できる。更に、読出出力ポート番号は信号線を介して制
御部２７ｂに送出される。
【００４２】図８を図４と共に参照すると、制御部２７
ｂはヘッダー変換器４３に接続された複数の出力ポート
抽出回路２７１と、各出力ポート抽出回路２７１に接続
された複数の比較器２７２とを有している。ここで、制
御部２７ｂは第１乃至第Ｎの出力ポート抽出回路２７１
−１乃至２７１−Ｎを第１乃至第Ｎの比較器２７２−１
乃至２７２−Ｎと共に有していると仮定しても一般性は
失われることはない。第１乃至第Ｎの出力ポート抽出回
路２７１−１乃至２７１−Ｎは読出出力ポート番号を抽
出し、抽出された出力ポート番号は順次第１乃至第Ｎの
比較器２７２−１乃至２７２−Ｎに供給される。第１乃
至第Ｎの比較器２７２−１乃至２７２−Ｎには、スイッ
チネットワーク２１のスイッチ出力ポートに対応した第
１乃至第Ｎの物理ポート番号が与えられているから、抽
出された出力ポート番号は比較器２７２−１乃至２７２
−Ｎにおいてそれぞれ物理ポート番号と比較される。比
較の結果、一致が検出されると、第１乃至第Ｎのスイッ
チ制御信号ＳＷ１乃至ＳＷＮが各比較器２７２−１乃至
２７２−Ｎからスイッチネットワーク２１に送出され
る。
ｂはヘッダー変換器４３に接続された複数の出力ポート
抽出回路２７１と、各出力ポート抽出回路２７１に接続
された複数の比較器２７２とを有している。ここで、制
御部２７ｂは第１乃至第Ｎの出力ポート抽出回路２７１
−１乃至２７１−Ｎを第１乃至第Ｎの比較器２７２−１
乃至２７２−Ｎと共に有していると仮定しても一般性は
失われることはない。第１乃至第Ｎの出力ポート抽出回
路２７１−１乃至２７１−Ｎは読出出力ポート番号を抽
出し、抽出された出力ポート番号は順次第１乃至第Ｎの
比較器２７２−１乃至２７２−Ｎに供給される。第１乃
至第Ｎの比較器２７２−１乃至２７２−Ｎには、スイッ
チネットワーク２１のスイッチ出力ポートに対応した第
１乃至第Ｎの物理ポート番号が与えられているから、抽
出された出力ポート番号は比較器２７２−１乃至２７２
−Ｎにおいてそれぞれ物理ポート番号と比較される。比
較の結果、一致が検出されると、第１乃至第Ｎのスイッ
チ制御信号ＳＷ１乃至ＳＷＮが各比較器２７２−１乃至
２７２−Ｎからスイッチネットワーク２１に送出され
る。
【００４３】置換された、即ち、読出出力ポート番号を
有する内部多重化入力セルはスイッチ制御信号ＳＷ１乃
至ＳＷＮにしたがって、スイッチ出力ポートＩＯＰに内
部多重化出力セルとして送り出され、図４のセル分離部
４５に供給される。セル分離部４５は内部多重化出力セ
ルを中間出力ポート番号ＩＭに基づいて内部出力セルに
分離する。内部出力セルは第２のフォーマット変換器４
７を介してそれぞれ外部出力ポート１６ａ及び１６ｂに
与えられる。
有する内部多重化入力セルはスイッチ制御信号ＳＷ１乃
至ＳＷＮにしたがって、スイッチ出力ポートＩＯＰに内
部多重化出力セルとして送り出され、図４のセル分離部
４５に供給される。セル分離部４５は内部多重化出力セ
ルを中間出力ポート番号ＩＭに基づいて内部出力セルに
分離する。内部出力セルは第２のフォーマット変換器４
７を介してそれぞれ外部出力ポート１６ａ及び１６ｂに
与えられる。
【００４４】図９を図４と共に参照すると、第２のフォ
ーマット変換器４７は内部出力セルを伝送路出力セルに
変換するために使用される。図示された伝送路出力セル
は外部入力ポート１５ａ及び１５ｂを通して入力されて
いる伝送路入力セルと同様なビットレートを有している
ものとする。この場合、第２のフォーマット変換器４７
は図６と同様に、ＦＩＦＯメモリ４７１、有効セル検出
器４７２、書込制御部４７３、及び読出制御部４７４と
を備えている。
ーマット変換器４７は内部出力セルを伝送路出力セルに
変換するために使用される。図示された伝送路出力セル
は外部入力ポート１５ａ及び１５ｂを通して入力されて
いる伝送路入力セルと同様なビットレートを有している
ものとする。この場合、第２のフォーマット変換器４７
は図６と同様に、ＦＩＦＯメモリ４７１、有効セル検出
器４７２、書込制御部４７３、及び読出制御部４７４と
を備えている。
【００４５】図９において、中間出力セルは順次ＦＩＦ
Ｏメモリ４７１及び有効セル検出器４７２に与えられ
る。有効セル検出器４７２は各セルの先頭をあらわすセ
ル先頭信号を受け、中間出力セルの各ヘッダーフィール
ドをチェックし、有効セルを検出する。有効セルが検出
されると、有効セル検出器４７２は有効セルの検出をあ
らわす有効セル検出信号を生成する。この有効セル検出
信号は書込クロック列に応答して動作する書込制御部４
７３に送られる。書込制御部４７３は書込タイミング信
号をＦＩＦＯ４７１に有効セルに同期して供給する。そ
の結果、有効セルは順次ＦＩＦＯ４７１に格納される。
この場合、書込制御部４７３は、有効セルに先行するル
ーティング情報フィールドがＦＩＦＯ４７１に書き込ま
れないように制御する。
Ｏメモリ４７１及び有効セル検出器４７２に与えられ
る。有効セル検出器４７２は各セルの先頭をあらわすセ
ル先頭信号を受け、中間出力セルの各ヘッダーフィール
ドをチェックし、有効セルを検出する。有効セルが検出
されると、有効セル検出器４７２は有効セルの検出をあ
らわす有効セル検出信号を生成する。この有効セル検出
信号は書込クロック列に応答して動作する書込制御部４
７３に送られる。書込制御部４７３は書込タイミング信
号をＦＩＦＯ４７１に有効セルに同期して供給する。そ
の結果、有効セルは順次ＦＩＦＯ４７１に格納される。
この場合、書込制御部４７３は、有効セルに先行するル
ーティング情報フィールドがＦＩＦＯ４７１に書き込ま
れないように制御する。
【００４６】有効セルがＦＩＦＯ４７１に書き込まれる
と、読出制御部４７４は読出クロックＲＣ及び伝送路の
フレーム信号にしたがって、読出制御を行う。より具体
的に述べると、有効セルは伝送路フレーム信号ＦＭの位
相にしたがって、順次、ＦＩＦＯ４７１から読み出され
る。このような読出動作はオーバーヘッド領域以外で行
われる。もし、ＦＩＦＯ４７１に有効セルが記憶されて
いない場合には、空セルが伝送される。
と、読出制御部４７４は読出クロックＲＣ及び伝送路の
フレーム信号にしたがって、読出制御を行う。より具体
的に述べると、有効セルは伝送路フレーム信号ＦＭの位
相にしたがって、順次、ＦＩＦＯ４７１から読み出され
る。このような読出動作はオーバーヘッド領域以外で行
われる。もし、ＦＩＦＯ４７１に有効セルが記憶されて
いない場合には、空セルが伝送される。
【００４７】図４に示された実施例においても、外部入
力ポート番号がルーティング情報フィールドに配置さ
れ、中間出力ポート番号に置き換えられている。このた
め、ルーティング情報量が多くなっても、ルーティング
情報フィールドを拡大する必要がなく、したがって、ハ
ードウェア量を少なくすることができる。加えて、中間
出力ポート番号が外部出力ポート番号と同じ時には、外
部出力ポート番号かルーティング情報フィールドに位置
付けられても良い。
力ポート番号がルーティング情報フィールドに配置さ
れ、中間出力ポート番号に置き換えられている。このた
め、ルーティング情報量が多くなっても、ルーティング
情報フィールドを拡大する必要がなく、したがって、ハ
ードウェア量を少なくすることができる。加えて、中間
出力ポート番号が外部出力ポート番号と同じ時には、外
部出力ポート番号かルーティング情報フィールドに位置
付けられても良い。
【００４８】
【発明の効果】以上述べたように、本発明では、入力側
ポート番号を入力側セルのルーティング情報フィールド
に配置することにより、スイッチネットワークのバッフ
ァにオーバーフローが発生した場合、この入力側ポート
番号を用いて廃棄セルの分析を容易に行うことができる
と共に、入力側ポート番号を出力側ポート番号に置き換
えることにより、ルーティング情報フィールドを拡大す
ることなく、ルーティングシステムの拡大、変更等に容
易に対処することができる。
ポート番号を入力側セルのルーティング情報フィールド
に配置することにより、スイッチネットワークのバッフ
ァにオーバーフローが発生した場合、この入力側ポート
番号を用いて廃棄セルの分析を容易に行うことができる
と共に、入力側ポート番号を出力側ポート番号に置き換
えることにより、ルーティング情報フィールドを拡大す
ることなく、ルーティングシステムの拡大、変更等に容
易に対処することができる。
【図１】従来のルーティングシステムの一例を示すブロ
ック図である。
ック図である。
【図２】本発明の第１の実施例に係るルーティングシス
テムを説明するためのブロック図である。
テムを説明するためのブロック図である。
【図３】図２に示されたルーティングシステムに使用さ
れる入力ポート番号設定器の一例を示すブロック図であ
る。
れる入力ポート番号設定器の一例を示すブロック図であ
る。
【図４】本発明の第２の実施例に係るルーティングシス
テムを説明するためのブロック図である。
テムを説明するためのブロック図である。
【図５】図４のルーティングシステムにおいて使用され
るフォーマットを説明するための図である。
るフォーマットを説明するための図である。
【図６】図４のルーティングシステムにおいて使用され
るフォーマット変換器を説明するためのブロック図であ
る。
るフォーマット変換器を説明するためのブロック図であ
る。
【図７】本発明の第２の実施例で使用されるヘッダー変
換部を説明するためのブロック図である。
換部を説明するためのブロック図である。
【図８】本発明の第２の実施例に係る制御部を説明する
ためのブロック図である。
ためのブロック図である。
【図９】本発明の第２の実施例に係るフォーマット変換
器を説明するためのブロック図である。
器を説明するためのブロック図である。
１５、外部入力ポート １６、外部出力ポート ２１、スイッチネットワーク ２２、スイッチ回路 ２３、バッファ ２５ａ、入力部 ２６、出力部 ２８ａ、ヘッダー分離回路 ２９ａ、ルーティングテーブル ２７ａ、制御部 ３１ａ、スイッチコントローラ ３６、フォーマット変換器 ３７、入力ポート番号設定器 ４０、廃棄セルメモリ ３３ａ、マイクロプロセッサ
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｑ 3/64 １０１ 9076−5Ｋ 11/04
Claims (8)
- 【請求項１】複数の外部入力ポートと複数の外部出力ポ
ートとを接続するために使用されるルーティングシステ
ムにおいて、 前記ルーティングシステムは、複数の内部入力ポート、
複数の内部出力ポート、及び内部入力ポートと内部出力
ポートとの間に設けられたスイッチ回路と、外部入力ポ
ートと内部入力ポートの間に設けられた入力部と、内部
出力ポートと外部出力ポートのと間に設けられた出力部
と、前記入力部及びスイッチ回路に結合され、前記内部
入力ポートと前記内部出力ポートとの間に内部経路を形
成するために、前記スイッチ回路を制御する制御部とを
有し、且つ、前記各外部入力ポートには、ヘッダーを含
む外部入力セルが順次与えられ、前記外部入力ポート及
び外部出力ポートには、外部入力ポート番号及び外部出
力ポート番号が割り当てられており、他方、前記内部入
力ポート及び内部出力ポートには、内部入力ポート番号
及び内部出力ポート番号が割り当てられた構成を有し、 前記入力部は、 前記各外部入力ポートと前記各外部出力ポートとの間に
設けられ、前記外部入力セルに応答して、前記外部入力
ポート及び内部入力ポートのいずれかに関連した入力ポ
ート番号信号を生成する一方、前記内部出力ポート番号
の一つをあらわす出力ポート番号信号を生成するポート
番号生成部と、 前記各外部入力セル、前記入力ポート番号信号、及び前
記出力ポート番号信号に応答して、前記各外部入力セル
を前記スイッチ回路に送出すると共に、前記ヘッダーを
前記入力ポート番号及び出力ポート番号を前記制御部に
それぞれ供給する信号供給手段を有し、 前記制御部は、 前記ヘッダー及び前記出力ポート番号信号を受け、前記
スイッチ回路を前記ヘッダー及び前記出力ポート番号信
号に基づいて制御し、前記内部経路を形成するためのス
イッチ制御手段と、 出力ポート番号信号及び前記入力ポート番号信号の少な
くとも一方と、前記ヘッダーとを受け、前記出力ポート
番号信号及び前記入力ポート番号信号の少なくとも一方
を使用して、前記ヘッダーを処理し、前記各外部入力ポ
ートを分析する処理手段を有することを特徴とするルー
ティングシステム。 - 【請求項２】請求項１に記載されたルーティングシステ
ムにおいて、前記ヘッダーはＶＰＩ及びＶＣＩの少なく
とも一方によって形成されていることを特徴とするルー
ティングシステム。 - 【請求項３】請求項１に記載されたルーティングシステ
ムにおいて、前記処理手段は、 前記信号供給手段に結合されて、前記入力ポート番号信
号及びヘッダーを記憶し、記憶された入力番号信号及び
ヘッダーを生成する記憶手段と、 前記記憶手段に結合され、記憶された入力番号信号及び
ヘッダーに基づいて、各外部入力セルの履歴を分析する
ための手段を有することを特徴とするルーティングシス
テム。 - 【請求項４】複数の外部入力ポートと複数の外部出力ポ
ートとを接続するために使用されるルーティングシステ
ムにおいて、 前記ルーティングシステムは、複数の内部入力ポート、
複数の内部出力ポート、及び内部入力ポートと内部出力
ポートとの間に設けられたスイッチ回路と、外部入力ポ
ートと内部入力ポートの間に設けられた入力部と、内部
出力ポートと外部出力ポートのと間に設けられた出力部
と、前記入力部及びスイッチ回路に結合され、前記内部
入力ポートと前記内部出力ポートとの間に内部経路を形
成するために、前記スイッチ回路を制御する制御部とを
有し、且つ、前記各外部入力ポートには、ペイロードフ
ィールド及びヘッダー用のヘッダーフィールドを有する
セルフォーマットを備えた外部入力セルが順次与えら
れ、前記外部入力ポート及び外部出力ポートには、外部
入力ポート番号及び外部出力ポート番号が割り当てられ
ており、他方、前記内部入力ポート及び内部出力ポート
には、内部入力ポート番号及び内部出力ポート番号が割
り当てられた構成を有し、 前記入力部は、 前記外部入力ポートに結合され、前記外部入力セルのセ
ルフォーマットをルーティング情報信号用のルーティン
グ情報フィールド、前記ペイロードフィールドの、及び
前記ヘッダーフィールドを有する内部フォーマットに変
換し、当該ルーティング情報フィールドを有する変換さ
れたセルを生成する第１のフォーマット変換手段と、 前記第１のフォーマット変換手段に結合され、前記外部
入力ポート番号に関連した第１のポート番号を前記変換
されたセルのルーティング情報フィールドに前記ルーテ
ィング情報として割り当て、前記ルーティング情報フィ
ールドに前記第１の入力ポート番号を有する内部セルを
生成するポート番号割当手段と、 前記ポート番号割当手段に結合され、前記内部セルを、
第１の入力ポート番号を含む多重化された入力セルを有
する内部多重化セルシーケンスに多重化するセル多重化
ユニットと、 前記セル多重化ユニット及び前記内部入力ポートの一つ
に結合され、前記第１の入力ポート番号及び前記多重化
された入力セルに基づき、前記内部出力ポート番号と、
前記外部出力ポート番号に関連した第２のポート番号を
生成すると共に、前記第１のポート番号を第２のポート
番号によって順次置換し、置換された多重化セルを形成
する番号生成手段と、 前記スイッチネットワーク及び前記制御部に結合され、
前記置換された多重化セル及び前記内部出力ポート番号
を前記スイッチネットワーク及び前記制御部にそれぞれ
伝送するための伝送手段とを備え、 他方、前記制御部は、 前記伝送手段と前記スイッチ回路に結合され、前記内部
出力ポート番号に基づき、前記スイッチ回路を制御する
手段を備えており、 また、前記出力部は、 前記内部出力ポート番号によって示された内部出力ポー
トに結合され、且つ、前記選択された第２のポート番号
に基づいて前記置換された多重化セルを分離し、外部出
力セルにする分離部、及び、 前記外部出力セルを前記外部出力ポートに順次出力する
出力手段とを有していることを特徴とするルーティング
システム。 - 【請求項５】請求項４に記載されたルーティングシステ
ムにおいて、前記セル多重化ユニットは前記外部入力ポ
ートに対して前記ポート番号割当手段を介して接続さ
れ、中間入力ポート番号が与えられた中間入力ポートを
有し、前記ポート番号割当手段は、前記第１のポート番
号として、前記中間入力ポート番号を前記内部セルに割
り当てることを特徴とするルーティングシステム。 - 【請求項６】請求項５に記載されたルーティングシステ
ムにおいて、前記分離手段は前記出力手段を介して前記
外部出力ポートに接続され、且つ、中間種津力ポート番
号が割り当てられた中間出力ポートを備え、前記番号生
成手段は、前記第２のポート番号として、前記中間出力
ポート番号を与えることを特徴とするルーティングシス
テム。 - 【請求項７】請求項４に記載されたルーティングシステ
ムにおいて、前記ポート番号割当手段は、前記第１のポ
ート番号として、前記外部入力ポート番号を前記内部セ
ルに割り当てることを特徴とするルーティングシステ
ム。 - 【請求項８】請求項７に記載されたルーティングシステ
ムにおいて、前記番号生成手段は、前記第２のポート番
号として、前記外部出力ポート番号を与えることを特徴
とするルーティングシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18792091A JP2737760B2 (ja) | 1990-07-26 | 1991-07-26 | ルーティングシステム |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-196145 | 1990-07-26 | ||
| JP2-196144 | 1990-07-26 | ||
| JP19614590 | 1990-07-26 | ||
| JP19614490 | 1990-07-26 | ||
| JP18792091A JP2737760B2 (ja) | 1990-07-26 | 1991-07-26 | ルーティングシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05153151A true JPH05153151A (ja) | 1993-06-18 |
| JP2737760B2 JP2737760B2 (ja) | 1998-04-08 |
Family
ID=27325971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18792091A Expired - Lifetime JP2737760B2 (ja) | 1990-07-26 | 1991-07-26 | ルーティングシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2737760B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000339098A (ja) * | 1999-03-25 | 2000-12-08 | Dell Usa Lp | ストレージドメイン管理システム |
| JP2011250264A (ja) * | 2010-05-28 | 2011-12-08 | Nec Access Technica Ltd | 廃棄パケット監視装置、廃棄パケット監視方法および廃棄パケット監視プログラム |
-
1991
- 1991-07-26 JP JP18792091A patent/JP2737760B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000339098A (ja) * | 1999-03-25 | 2000-12-08 | Dell Usa Lp | ストレージドメイン管理システム |
| JP2011250264A (ja) * | 2010-05-28 | 2011-12-08 | Nec Access Technica Ltd | 廃棄パケット監視装置、廃棄パケット監視方法および廃棄パケット監視プログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2737760B2 (ja) | 1998-04-08 |
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