JPH088556B2 - 時分割多重化装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は高速ディジタル回線等の回線を用いて、複
数の端末がデータを送受信する際に、各端末から出力さ
れる信号を時分割多重化して高速ディジタル回線に送り
出すための時分割多重化装置に関するものである。

〔従来の技術〕

時分割多重化装置（以下TDMと記す）は、１つのフレ
ームを時間的に分割し、分割したフレームの各タイムス
ロット又は各ビットを各端末のデータ信号や制御信号を
伝送するために割当て多重・分離を行うとともに回線設
定情報に従って対地別にタイムスロットを入れ替えるも
のである。このようなTDMとして、大別してオクテット
（８ビット）を基本単位として多重化するオクテット多
重化方式をベースとするTDMと最適な長さのフレーム構
成中にビット単位として割付け多重化するビット多重化
方式をベースとするTDMがある。

第９図は例えば「FUJITSU.36.6」（09.1985）、545〜
551頁等に示されている従来のオクテット多重化TDM200
の構成例を示すブロック図である。図において、100a〜
100hは端末、210a,210bは50b/s〜48Kb/sの低速の各端末
100a〜100fからのデータ信号及び制御信号を１点あるい
は多点サンプリングにより符号化し、（６＋２）エンベ
ロープ形式の3.2Kb/s、6.4Kb/s、12.8Kb/s、あるいは64
Kb/sのベアラ信号110に変換し、これらを64Kb/sの０次
群多重化信号111に多重化する第１多重化である。64b/s
の０次群多重化信号111の各オクテットの第１ビットＦ
には通常CCITT勧告X.50に準拠するマルチフレーム同期
パターン（A1101001000010101110）が挿入される。この
マルチフレーム同期パターン中の「Ａ」はパスアラーム
ビットで、該当論理パスのマルチフレーム同期外れ時
“0"にし、同期がとれている時は“1"にして相手局へ送
出する。また、各オクテットの第８ビットＳには端末10
0a〜100fとの制御信号が挿入される。220はこれら第１
多重化部210a,210bからの出力である０次群多重化信号1
11及び64Kb/s×ｎの高速信号を1.544Mb/sの一次群多重
化信号のフレーム（以下フレームと記す）112に多重化
する第２多重化部である。300は高速ディジタル回線で
ある。

次に動作について説明する。第９図において、第１多
重化部、210a,210bでは、端末100a〜100fの300b/s以下
かあるいは2.4Kb/sの端末速度信号は3.2Kb/sのベアラ速
度に、1200b/sと4.8Kb/sの端末速度信号は6.4Kb/sベア
ラ速度に、9.6Kb/sの端末速度信号は12.8Kb/sベアラ速
度に、48Kb/sの端末速度信号は64Kb/sベアラ速度に変換
される。

第10図は上記オクテット多重化TDM200により多重化さ
れたフレーム構成例を示す図である。図中、150はフレ
ーム112のフレーム同期をとるフレーム同期ビットであ
り、120は例えばベアラ速度が3.2Kb/sとなる端末100a〜
100fのデータ信号と説明信号を多重化した時の例であ
り、この場合最大20台分の端末100a,……の信号が１つ
のTS（タイムスロット）（64Kb/sになっている）を用い
て多重化され伝送される。121はベアラ速度が6.4Kb/sと
なる端末100a……の信号を多重化した時の例で、この場
合には最大10台分の端末100a……の信号が１つのTS113
を用いて多重化され伝送される。

122はベアラ速度が12.8Kb/sとなる端末の信号を多重
化した時であり、この場合には１つのTS113を用いて最
大５台の端末100a,……の信号が多重化され伝送され
る。123はベアラ速度が64Kb/sとなる端末100g,100hの信
号を多重化した時の例であり、この場合には１つのTS11
3では１台の端末100gの信号しか伝送できない。

受信側のオクテット多重化TDM200では、第10図に示す
フレーム112を受信すると、まず第２多重化部220で各TS
113毎に分離して、第１多重化部210へ送る。第１多重化
部210は先頭のマルチフレーム同期ビットＦにより20の
サブフレームよりなる１マルチフレームの先頭を検出
し、これより各端末100a……別に信号を分離する。

第10図のベアラ速度が6.4Kb/sの多重化例121のTS113
を受けた場合には例えばフレーム番号（フレームNo.）
１と11の信号は第10図のCH21に対応する端末100aへ、フ
レームNo.2と12の信号は第10図のCH22に対応する端末10
0bへというように分離する。上記で分離した信号を更に
マルチフレーム同期ビットＦと情報ビットD₁〜₆と、状
態ビットＳに分離し、情報ビットD₁〜₆は端末速度に従
ってデータ信号として端末100a,……に出力し、状態ビ
ットＳは端末100a,……への出力制御信号として次の状
態ビットＳを受信するまで保持する。上述の例では１つ
のサブフレームとしてITSを使用している。

次に第11図はビット多重化TDM400の構成例を示すブロ
ック図である。図において、410は64Kb/s以下の低速か
ら64Kb/s×ｎの高速の各端末装置100a〜100hからのデー
タ信号及び制御信号を１点あるいは多点サンプリングに
より符号化しこれらを直接多重化する第３多重化部であ
る。

第12図は、第11図のビット多重化TDM400にて多重化さ
れて高速ディジタル回線300上を伝送するフレーム構成
例である。第１番目のタイムスロットTS1の先頭の１ビ
ットは前述したマルチフレーム同期パターンが挿入され
るマルチフレーム同期ビットＦであり、残りの191ビッ
トが端末装置100a〜100hのデータ信号及び制御信号を伝
送するために用いられる。

次に動作について説明する。第12図では第１番目のTS
（111a）の第２ビットから２個のTS（111a），（111b）
をもちいて1.2Kb/sの端末１台、2.4Kb/sの端末20台及び
4.8Kb/sの端末12台分のデータ信号と各端末当り１つの
制御信号を多重化した例を示している。

CH1〜CH20が2.4Kb/sの端末、CH21〜CH32が4.8Kb/sの
端末、CH33が1.2Kb/sの端末の信号に当りてられてお
り、各チャネルの内丸印で囲まれた箇所が制御信号に丸
印のない部分がデータ信号に割付けられている。

送信時にはビット多重化TDM400内の第３多重化部410
は、第12図に示すフレーム112のビット割当てに従い、
該当する端末からの信号を多重化し、第１番目のTS（11
1a）の第１ビットにマルチフレーム同期ビットＦを更に
フレーム112の先頭にフレーム同期ビット150を挿入し
て、高速ディジタル回線300に送出する。

受信側のビット多重化TDM400では、第12図に示すフレ
ーム112を受信すると、第３多重化部410で受信したフレ
ーム112の第１番目のTS（111a）の先頭にあるマルチフ
レーム同期ビットＦを用いてマルチフレーム同期をと
り、受信した各フレームNo.を識別する。このフレームN
o.に従い、各端末100a〜100h別にフレーム112内の信号
を分離する。第12図に示す多重化例で第１番目のTS（11
1a）を受け、その時のフレームNo.が１であった場合に
は、第１番目のTS（111a）の第２ビットは第12図のCH1
に対応する端末100aへ、第３ビットは同じくCH3に対応
する端末100bへ、第４ビットは同じくCH6に対応する端
末100cへというように分離する。また、この時、端末10
0aへの信号として分離されたものは、第１ビットのCH1
が丸印で囲まれているので端末100aに対して制御信号と
して出力され、次に端末100aの制御信号を受信する迄保
持される。端末100b,端末100cへの信号として分離され
たものは、第２ビット、第３ビットが丸印で囲まれてい
ないので各々端末100b,100cに対してデータ信号とし
て、出力される。

〔発明が解決しようとする課題〕

従来のTDMは以上のように構成されているので、ビッ
ト多重化TDMとオクテット多重化TDM間では相互に通信す
ることができず、又、同一多重化方式のTDMであって
も、製造メーカが異なると装置内部で扱う信号の極性が
逆であったりマルチフレーム同期方式が異なったりし
て、やはり相互に通信することができないなどの問題点
があった。

この発明は上記のような問題点を解消するためになさ
れたので、メモリ内の各種情報を変更するだけで、相互
通信を行なう相手のTDMの多重化方式、マルチフレーム
同期方式、相手装置の信号極性等に合わせることができ
る柔軟性のあるTDMを得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るTDMは、回線のビット速度で、かつマ
ルチフレーム時間周期でメモリを読み出すメモリ読出手
段によりマルチフレーム時間周期で再び先頭番地がアク
セスされるメモリを有し、このメモリには論理パスを識
別する論理パス番号情報、この論理パスの先頭を示す論
理パス先頭指示情報、前記論理パス内の情報がマルチフ
レーム多重化されているか否かを示すマルチフレーム同
期指示情報、マルチフレーム同期パターンの種別を示す
同期パターン種別情報、TDMの内部信号と回線上の極性
関係を示す信号極性情報、回線から受けた受信信号にか
けるスケルチの極性を示すスケルチ指示情報、どの端末
インタフェース部が内部バスに信号を出すかあるいは内
部バスから信号を受けるかを示す端末インタフェースア
ドレス情報、端末インタフェース部が内部バスに入出力
した信号がデータ信号か制御信号かを示す入出力信号識
別情報の各情報がマルチフレームあるいはフレームのビ
ット数分、マルチフレームあるいはフレームの各ビット
に対応して記憶されている。さらに、数種類のマルチフ
レーム同期パターンを格納し、前記メモリ内の同期パタ
ーン種別情報が示す特定のマルチフレーム同期パターン
を出力する同期パターン出力手段と、前記メモリ内のマ
ルチフレーム同期指示情報に従って、回線からの受信信
号にマルチフレーム位相同期を行なうか否かを切換える
位相周期切換手段と、前記メモリ内の論理パス番号情
報、論理パス先頭指示情報および前記同期パターン出力
手段が出力した特定のマルチフレーム同期パターンを用
いて、回線からの受信信号にマルチフレーム同期制御を
行なう位相同期手段と、送信するフレームの所定の位置
にマルチフレーム同期パターンのビットを挿入する同期
パターン挿入手段と、前記メモリ内の信号極性情報に従
ってTDMの内部信号を相手装置の極性に合わせる極性変
換手段と、前記メモリ内のスケルチ指示情報に従って回
線からの受信信号にビット対応にスケルチをかけるスケ
ルチ手段とを有している。

〔作用〕

この発明におけるTDMは、メモリの内容を回線のビッ
ト速度で、かつマルチフレームの時間周期で読み出し、
同時に端末インタフェース部を介して端末からデータ信
号および制御信号を取り込み、メモリの内容に従って周
期パターン挿入手段によりマルチフレーム同期パターン
が挿入され、極性変換手段により相手装置の極性に合わ
せられた信号を回線に送出し、又、回線から受信信号を
受信し、メモリの内容に従って信信号は極性変換手段に
より必要に応じて極性変換され、位相同期手段によりマ
ルチフレーム同期パターンが検出され論理パス別に信号
編集され、端末インタフェースを介して端末にデータ信
号および制御信号を送り出す。

〔発明の実施例〕

以下、この発明の一実施例を図について説明する。第
１図は本発明のTDM1の全体構成例を示すブロック図であ
り、２はTDM1全体の監視や制御を行う共通制御部、３は
高速ディジタル回線300との電気的、論理的インタフェ
ースやフレーム同期制御を行う回線インタフェース部、
４は各種多重化方式に応じて回線インタフェース部３を
介して回線に信号を入出力し、端末100が扱うデータ信
号や制御信号を多重・分離する多重化変換部、５は高速
ディジタル回線300のクロックと同期した装置内クロッ
クを生成するクロック生成部、６は電話、パソコン等の
端末100とのインタフェースを制御する端末インタフェ
ース部、７はクロック生成部５で生成したクロックや回
線インタフェース部３で高速ディジタル回線300からの
信号より抽出したクロックを伝えるクロックバス、８は
端末インタフェース部６が端末100から取り込んだデー
タ信号及び制御信号を多重化変換部４へ伝える1.544Mb/
sの制御側送信データバス、９は多重化変換部４より各
端圧インタフェース部６へ回線より受信したデータを転
送する1.544Mb/sの端末側受信データバス、10は多重化
変換部４より回線インタフェース部３へ送信データを転
送する1.544Mb/sの回線側送信データバス、11は回線イ
ンタフェース部３より多重化変換部４へ受信信号を転送
する1.544Mb/sの回線側受信データバス、12はどの端末
インタフェース部６が端末側受信データバス９上の受信
データをとるかあるいはどの端末インタフェース部６が
端末送信データバス８上へ送信データを出力するかを示
す情報を転送するアドレスバス、13はフレーム同期状態
を回線インタフェース部３から多重化変換部４へ通知す
る信号線である。

第２図は多重化変換部４の構成例を示す図で、20は端
末側受信データバスインタフェース、21は端末側送信デ
ータバスインタフェース、22は回線側受信データバスイ
ンタフェース、23は回線側送信データインタフェース、
24はマルチフレーム同期やフレーム同期の状態により受
信信号にスケルチをかけるか否かを選択制御するスケル
チセレクタ、25はマルチフレームアライメントメモリ、
27と28は送受信信号の極性を変換するエクスクルーシブ
ORゲート（以下EXORと記す）、29は第１メモリ、30は第
２メモリ、31は第３メモリ、32はCCITT勧告X.50等のマ
ルチフレーム同期パターンのビットを生成するマルチフ
レーム同期ビット生成回路、33はEXOR28の出力信号とマ
ルチフレーム同期ビット生成回路32の出力信号を選択す
る同期ビットセレクタ、34は第２メモリ30の出力情報に
より、マルチフレーム同期をとった受信信号とその関連
信号及びフレーム同期しかとらない受信信号とその関連
信号とを選択するフレームセレクタ、35はフレーム長、
マルチフレーム長をカウントし、第１メモリ29、第２メ
モリ30、第３メモリ31のアドレス等を生成するフレーム
／マルチフレームカウンタ、36は受信信号等がマルチフ
レームアライメントメモリ25を通過する場合とそうでな
い場合の遅延を調整する遅延回路、37は第２メモリ30の
出力である制御情報により受信信号から論理パス毎にマ
ルチフレーム同期検出、各マルチフレーム同期に従った
受信信号のマルチフレーム位相合わせのためにマルチフ
レームアライメントメモリ25のリード／ライトアドレス
生成やリード／ライト制御等のマルチフレーム同期制御
を行うマルチフレーム制御回路、38は複数の異なるマル
チフレーム同期パターンを保持している第４メモリ、39
は第１メモリ29、第２メモリ30、第３メモリ31等の内容
変更等のために共通制御部２とのインタフェース制御を
行う共通制御I/F部、40はORゲートである。

第３図はRAM又はROMから成る第１メモリ29、第２メモ
リ30、第３メモリ31、第４メモリ38の構成例を示す図で
ある。図中、50は端末側送信データバス８と端末側受信
データバス９にアクセスする端末インタフェース部６を
示す端末インタフェースアドレス（端末I/Fアドレ
ス）、51は端末側送信データバス８と端末側受信データ
バス９に端末インタフェース部６が入出力する信号がデ
ータ信号か制御信号かを指定する入出力信号種別情報
で、この例では入出力信号種別情報51の内容が“1"の時
データ信号の入出力を指示し、“2"の時制御信号の入出
力を指示する。

本実施例では上記端末I/Fアドレス50と入出力信号種
別情報51は193ビット×20フレーム＝3860ビット分第１
メモリ29に共通制御部２より共通制御部I/F部39を介し
て書込まれる。なお、以下の説明では論理パス番号情報
を論理パス番号とするように情報は省略する。

52は論理パス番号、53は論理パスの先頭ビットである
ことを示す論理パス先頭指示、54はマルチフレーム同期
制御の要否を示すマルチフレーム同期指示、55は該論理
パスで用いているマルチフレーム同期パターンの種別を
示す同期パターン種別であり、これらの情報が１ビット
毎にフレーム長分、第２メモリ30の各エリアに書込まれ
ている。56はTDM1の内部バス上のデータ信号や制御信号
の極性と高速ディジタル回線300上へ入出力時の極性変
換を示す信号極性、57はマルチフレーム同期外れ等の障
害が発生している該論理パスの受信信号に対してスケル
チを行う時の信号の極性を指示するスケルチ指示であ
り、これら情報は１ビット毎に20フレーム長分、第３メ
モリ31の各エリアに格納される。第４メモリ38は前述し
たように本TDM1で用いるマルチフレーム同期パターンを
格納するメモリで、同期パターン種別55をアドレスとし
てアクセスされ、例えば第４メモリ38の０番地にはCCIT
T勧告X.50のマルチフレーム同期パターン58、１番地に
は0/1交番パターン59等々のような情報が格納される。
本実施例において、各情報を格納するメモリは第１メモ
リ29と第２メモリ30と第３メモリ31とで、メモリ読出手
段はクロック生成部５とクロックバス７とフレーム／マ
ルチフレームカウンタ35とで同期パターン出力手段は第
４メモリ38とマルチフレーム同期ビット生成回路32と
で、位相同期切換手段はフレームセレクタ34で、位相同
期手段はマルチフレーム制御回路37とマルチフレームア
ライメントメモリ25とで、同期パターン挿入手段は同期
ビットセレクタ33で、極性変換手段はEXOR27,28で、ス
ケルチ手段はスケルチセレクタ24でそれぞれ構成されて
いる。

第10図及び第12図に示した従来例のオクテット多重化
とビット多重化されたフレームを例として、本発明のTD
M1の両多重化方式に対応する動作を以下に説明する。ま
ずオクテット多重化に対する動作を説明する。

第４図は第10図においてベアラ速度が3.2Kb/sの端末1
00を20台多重化した例120とベアラ速度が6.4Kb/sの端末
100を10台多重化した例121をフレーム112のTS1（111a）
とTS2（111b）を用いて多重化する時の第１メモリ29と
第２メモリ30の内容を示している。図中、第１メモリ29
の０番地はフレーム々No.1のフレーム112の第０ビット
目つまり先頭ビット150に対応し、第１メモリ29の3859
（3667＋192）番地はフレームNo.20のフレーム112の第1
92ビット目、つまり最後尾ビットに対応しており、第１
メモリ29の０番地はフレーム同期ビット150が挿入／抽
出される位置であるため入出力信号種別51エリア及び端
末I/Fアドレス50エリアにダミー値０が格納されてい
る。１番地もマルチフレーム同期パターンのビットＦが
挿入／抽出される位置であるため同様にダミー値０が格
納されている。２番地から８番地の端末I/Fアドレス50
のエリアには端末側送信データバス８と端末側受信デー
タバス９にアクセスする端末インタフェース部６のアド
レス、この場合１台目の端末100を示すCH1が書込まれ、
２番地から７番地の入出力信号種別51エリアには、端末
側送信データバス８と端末側受信データバス９に入出力
する信号がデータ信号であることを指示するため１がま
た、８番地の入出力信号種別51エリアには、制御信号を
入出力することを指示するため２が書込まれている。フ
レームNo.20のTS1（111a）に対応する第１メモリ29の36
67＋１番地から3667＋８番地には、第10図の多重化例12
0に従い、前述した第１メモリ29の１番地から８番地と
同様に、3667＋１番地にはダミーの値０を、3667＋２番
地から3667＋８番地の端末I/Fアドレス50エリアには20
台目の端末100を示すCH20が3667＋２番地から3667＋７
番地と3667＋８番地の入出力信号種別51エリアには各々
１と２の値が書込まれている。次にTS2（111b）に対応
する第１メモリ29の193n＋９番地から193n＋16番地（ｎ
＝０〜19）には第10図の多重化例121に従い、193n＋９
番地にはダミー値０を、193n＋10番地から193n＋16番地
の端末I/Fアドレス50エリアには端末側送信データバス
８と端末側受信データバス９をアクセスする端末インタ
フェース部６のアドレスであるCH21〜CH30を193n＋10番
地から193n＋15番地と193n＋16番地の入出力信号種別51
エリアには各々値１と２が設定される。CH21〜CH30は21
台目の端末100〜30台目の端末に対応している端末イン
タフェース部６を示す。

次に、マルチフレーム同期制御に関する情報が格納さ
れている第２メモリ30の各番地には、この番地は、フレ
ーム112のビット０からビット192に対応しており、０番
地はフレーム同期ビット150位置に対応するため、意味
をもたないがダミー値として０を入れ、１番地から８番
地はTS1（111a）に対応し、CH1〜CH20の端末インタフェ
ース部６が入出力するベアラ速度3.2Kb/sの信号を多重
化しているので、上記番地全ての論理パス番号52エリア
にパス番号１を設定する。１番地から８番地の論理パス
先頭指示53エリアには１番地にこのパスの先頭であるこ
とを示すため値１を、その他の番地には値０を設定す
る。マルチフレーム同期指示54エリアには、この１番地
から８番地には値１を入れてマルチフレーム同期が必要
であることを示す。また同期パターン種別55エリアに
は、値０を入れ、X.50のマルチフレーム同期パターンが
格納されている第４メモリ38の番地を示している。同期
パターン種別55内の値は、マルチフレーム同期指示54の
値が１の時のみ意味をもつ。第２メモリ30の９番地から
16番地は、TS2（111b）に対応し、ベアラ速度6.4Kb/sの
端末100の信号を伝送するために割当てられており、上
記と同様にこれら番地内の各エリアには次のような値が
設定される。論理パス番号52として値２を、マルチフレ
ーム同期指示54として値１を、同期パターン種別55とし
て値０を、論理パス先頭指示53は９番地のみ値１をその
他の番地には値０を設定する。第５図は第３メモリ31の
設定値を示す図で、この第３メモリ31の番地は第１メモ
リ29の番地と同様に、マルチフレームの各ビットと対応
している。この例では、TS1（111a）の信号、つまり第
４図に示す端末I/Fアドレス50がCH1からCH20の端末イン
タフェース部６が入出力するデータ信号と制御信号は端
末側送信データバス８と端末側受信データバス９上の信
号極性に対して制御信号のみ反転し、更にCH21〜CH30の
端末インタフェース部６が入出力するデータ信号と制御
信号はデータ信号のみ反転するように設定されている。
また、各論理パスのマルチフレーム同期が外れた時や回
線インターフェース部３よりフレーム同期外れの通知が
あった時に高速ディジタル回線300より受信した信号に
対するスケルチ指示57として、CH1からCH20の端末イン
タフェース部６を入出力するデータ信号と制御信号は端
末側受信データバス９上でデータ信号は論理“1"となり
制御信号は論理“0"となるように、またCH21〜CH30の端
末インタフェース部６とのデータ信号と制御信号は全て
論理“1"、となるように設定されている。

次に第４図及び第５図に示す第１メモリ29、第２メモ
リ30、第３メモリ31の設定情報による第２図及び第１図
に示すTDM1の各部の動作を説明する。

第１メモリ29の内容は、フレーム／マルチフレームカ
ウンタ35が示す値をアドレス情報として順次アドレスバ
ス12に出力される。この時、この第１メモリ29の出力と
同期してスケルチセレクタ24の出力つまり高速ディジタ
ル回線300から受信した信号を端末側受信データバスイ
ンタフェース20を介して端末側受信データバス９へ出力
される。

端末インタフェース部６はアドレスバス12上の端末i/
Fアドレス50情報を監視しており、この内容が、自端末
インタフェース部アドレスと一致した時には、その時端
末側受信データバス９上を流れている受信データをとり
こむと共に端末側送信データバス８上に端末100より受
信していた送信するためのデータ信号かあるいは制御信
号を一定時間内に出力する。端末側送信データバス８に
出力する信号及び端末側受信データバス９より取込んだ
信号がデータ信号か制御信号かは、その時のアドレスバ
ス12上の入出力信号種別51により判別する。つまり、入
出力信号種別51が１の時にはデータ信号でこの時には制
御信号である。また、アドレスバス12上の端末I/Fアド
レス50が０の時には、どの端末インタフェース部６も端
末側送信データバス８と端末側受信データバス９をアク
セスしないので、端末側受信データバス９上の信号はそ
のまま捨てられ、また、その時多重化変換部４はどの端
末インタフェース部６もアクセスしなかった場合の端末
側送信データバス８の固定値、たとえば論理“1"を取込
む。以下送受信動作をさらに詳細に説明する。まず、送
信動作について説明すると、フレーム／マルチフレーム
カウンタ35の制御により第１メモリ29より０番地の内容
がアドレスバス12に出力され、端末側送信データバス８
より論理“1"の信号が端末側送信データバスインタフェ
ース21を介して取り込まれEXOR28において第３メモリ31
の信号極性56により、この場合は第５図より信号極性56
の内容が０なのでそのまま同期ビットセレクタ33へ出力
する。同期ビットセレクタ33では第２メモリ30の論理パ
ス先頭指示53とマルチフレーム同期指示54の内容が両方
とも１の時マルチフレーム同期ビット生成回路32の出力
を選択するようになっているので、この時点ではEXOR28
の出力を選択し、回線側送信データバスインタフェース
23、回線側送信データバス10を介して回線インタフェー
ス部３へ送る。次に第１メモリ29の１番地の内容がアド
レスバス12に出力された時も同期ビットセレクタ33まで
の動作は上記と同様であるが、この時第２メモリ30の１
番地の論理パス先頭指示53とマルチフレーム同期指示54
の内容が両方とも１なので同期ビットセレクタ33はマル
チフレーム同期ビット生成回路32の出力を選択して回線
インタフェース部３へ出力する。この時、マルチフレー
ム同期ビット生成回路32は第２メモリ30の論理パス番号
52と同期パターン種別55、クロックパス７からのクロッ
ク及びマルチフレーム制御回路37からの該論理パス番
号、つまり論理パス１のマルチフレーム同期状態に従
い、パスアラームビットＡを出力する。

第１メモリ29の２番地から８番地の内容が順次アドレ
スバス12に出力されると、CH1の端末インタフェース部
６よりデータ信号を６ビット、制御信号１ビットが端末
側送信データバス８に出力され、多重化変換部４の端末
側送信データバスインタフェース21を介して取込まれ
る。取込まれられた７ビットの信号は第３メモリ31の２
番地から８番地の信号極性56に従いEXOR28で極性が反転
され、また第２メモリ30の２番地から８番地の論理パス
先頭指示53とマルチフレーム同期指示54に従い、同期ビ
ットセレクタ33を通り、更に回線側送信データバスイン
タフェース23と回線側送信データバス10を介して回線イ
ンタフェース部３へ送られる。

次に第１メモリ29の193n＋９番地から193n＋16番地
（ｎ＝０〜19）の内容が順次アドレスバス12に出力され
ると、上記と同様にアドレスバス12上の端末I/Fアドレ
ス50と入出力信号種別51に従いCH21からCH30の端末イン
タフェース部６からデータ信号６ビットと制御信号１ビ
ットが端末側送信データバス８上に出力され多重化変換
部４に取込まれる。多重化変換部４内では端末側送信デ
ータバス８より取込んだ上記信号は第２メモリ30と第３
メモリ31と第４メモリ38の格納情報に従い、前述と同様
に以下のように処理される。

第１メモリ29の193n＋９番地がアクセスされて、端末
側送信データバス８より取込んだ信号は、この時点でア
クセスされている第２メモリ30の９番地の論理パス先頭
指示53とマルチフレーム同期指示54の情報により同期ビ
ットセレクタ33で捨てられ、替わりにマルチフレーム同
期ビット生成回路32の出力が回線側送信データバスイン
タフェース23と回線側送信データバス10を介して回線イ
ンタフェース部３へ送られる。この時出力されるマルチ
フレーム同期パターンのビットは第２メモリ30の９番地
の同期パターン種別55の情報によりCCITT勧告X.50に従
ったマルチフレーム同期パターンのビットである。また
このマルチフレーム同期パターンの中のパスアラームビ
ットＡ（第０フレームの挿入される）を出力する時は、
第２メモリ30の９番地の論理パス番号52の情報により、
マルチフレーム制御回路37から送られてくる該論理パス
（この場合、論理パス２）のマルチフレーム同期状態に
より論理“0"又は“1"のビットを出力する。

次に第１メモリ29の193n＋10番地から193n＋16番地が
アクセスされている時に端末側送信データバス８より取
込んだ各端末100が出力しているデータ信号と制御信号
は、この時点でアクセスされている第３メモリ31の193n
＋10番地から193n＋16番地の信号極性56に従い、データ
信号６ビットは全てEXOR28で極性を反転され、制御信号
ビットは取込んだままの極性を保ち同様にこの時点でア
クセスされている第２メモリ30の10番地から16番地の論
理パス先頭指示53とマルチフレーム同期指示54の内容に
より同期ビットセレクタ33を通過して回線側送信データ
バスインタフェース23、回線側送信データバス10を介し
て回線インタフェース部３に送られる。

以上のようにして多重化変換部４より回線インタフェ
ース部３へ送られた信号は回線インタフェース部３で各
フレーム112の先頭にフレーム同期ビット150が付加さ
れ、第６図に示すフレーム112及びマルチフレーム111構
成で高速ディジタル回線300上に出力される。

以下、受信動作の詳細を説明する。

高速ディジタル回線300を介して受信した第６図に示
すように多重化されている信号は回線インタフェース部
３においてフレーム同期ビット150によりフレーム位相
合わせが行われた後、クロック生成部５で生成されたク
ロックバス７によって供給される装置内部のフレームパ
ルス、マルチフレームパルス、クロックに同期して回線
側受信データバス11を介して多重化変換部４へ送られ
る。多重化変換部４では、回線側受信データバスインタ
フェース22を介して回線インタフェース部３より送られ
て来る受信信号を取込んだ後、第１メモリ29、第２メモ
リ30、第３メモリ31、第４メモリ38に格納されている情
報に従って以下の処理を行い受信信号を該当するチャネ
ル番号の端末インタフェース部６へ端末側受信データバ
ス９を介して転送する。

受信信号はマルチフレームアライメントメモリ25、フ
レームセレクタ34、EXOR27、スケルチセレクタ24、端末
側受信データバスインタフェース20を経由して端末側受
信データバス９へ出力される場合と、遅延回路36、フレ
ームセレクタ34、EXOR27、スケルチセレクタ24、端末側
受信データバスインタフェース20を経由して端末側受信
データバス９へ出力される場合がある。前者のルートを
通過する受信信号はマルチフレーム同期位相合わせが必
要な信号で、後者のルートを通過する受信信号はベアラ
速度64Kb/s以上をもつ信号でマルチフレーム同期位相合
わせの不要な信号である。

また回線インタフェース部３から多重化変換部４へ入
力された受信信号は、各論理パスのマルチフレーム同期
パターン検出等の制御を行うため、マルチフレーム制御
回路37へ入力される。

次に第６図に示すように多重化された各フレーム112
の各ビットが入力されてきた場合について説明する。

第６図に示す第１フレームから第20フレームの第０ビ
ット、つまりフレーム同期ビット150が回線側受信デー
タバス11と回線側受信データバスインタフェース22を介
して入力されると、多重化変換部４内では、遅延回路3
6、マルチフレームアライメントメモリ25及びマルチフ
レーム制御回路37に各々入力される。また、同時に回線
インタフェース部３から送られて来たフレーム同期状態
信号が遅延回路36へ、この同期状態信号とマルチフレー
ム制御回路37より出力される該当する論理パスのマルチ
フレーム同期状態信号がORゲート40を介してマルチフレ
ームアライメント25へ入力される。上記受信信号ビット
を受けたマルチフレーム制御回路37は、この時アクセス
されている第２メモリ30の０番地の論理パス先頭指示53
の値が０なのでこのビットを無視する。遅延回路36へ入
力された上記受信信号ビットは、この遅延回路36でマル
チフレームアライメントメモリ25からの出力タイミング
と位相が合わされてフレームセレクタ34へ入力される。

フレームセレクタ34はマルチフレームアライメントメ
モリ25からの出力信号と遅延回路36からの出力信号を第
２メモリ30のマルチフレーム同期指示54の内容により選
択出力する。この場合は、第４図に示す第２メモリ30の
０番地のマルチフレーム同期指示54の内容が０なので、
遅延回路36からの出力信号が選択される。

次にフレームセレクタ34からの出力信号の内受信信号
の方はEXOR27に入力され、この時点で第３メモリ31から
読出されている193n＋０（ｎ＝０〜19）番地の信号極性
56の値（第５図に示す例では０である）に従ってEXOR27
への入力時の信号極性のままスケルチセレクタ24へ入力
される。スケルチセレクタ24ではフレームセレクタ34か
ら出力されたもう一つの同期状態を示す信号により、同
期状態が正常な場合には、EXOR27の出力を選択し、同期
状態が異常な場合には、第３メモリ31のスケルチ指示57
を選択し、端末側受信データバスインタフェース20を経
由して端末側受信データバス９へ出力される。一方マル
チフレームアライメントメモリ25への入力は、このマル
チフレームアライメントメモリ25のマルチフレーム制御
回路37が示すエリアつまり、193n＋０（ｎ＝０〜19）番
地に格納され、またマルチフレーム制御回路37が指定す
る時期に読出される。上記信号が端末側受信データバス
９へ出力された時、アドレスバス12上には、第１メモリ
29の０番地の内容が出力されているため、結局この受信
ビットつまりフレーム同期ビット150はどの端末インタ
フェース部６でも取込まれず、捨てられる。

次に第６図に示す第１フレームから第20フレームの第
１ビットが入力されると、第３メモリ31のその時のアク
セス番地である193n＋１番地の出力、第２メモリ30の１
番地の出力、第３メモリ29の193n＋１番地の出力により
受信信号は入力信号の極性のままマルチフレームアライ
メントメモリ25、フレームセレクタ34、EXOR27、スケル
チセレクタ24、端末側受信データバスインタフェース20
を経由して端末側受信データバス９に出力され、上記第
０ビットと同様にどの端末インタフェース部６にも取込
まれず捨てられる。同時に受信信号はマルチフレーム制
御回路37に入力される。マルチフレーム制御回路37で
は、第２メモリ30の１番地の出力情報と第４メモリ38の
出力情報（この場合X.50のマルチフレーム同期パルスが
出力される）とフレーム／マルチフレームカウンタ35の
出力とクロックバス７からのクロックにより、この受信
信号を用いて論理パス１のマルチフレーム同期制御を行
い、各論理パスのマルチフレーム同期状態をマルチフレ
ーム同期ビット生成回路32及びフレームセレクタ34へ出
力、更にフレームNo.1〜20とフレーム内ビット番号０〜
192から成るマルチフレームアライメントメモリ25のア
ドレス生成及びこのマルチフレームアライメントメモリ
25に対するリード／ライト制御を行う。

次に第６図に示す第１フレーム〜第20フレームの第２
ビットから第８ビットが入力されると、第３メモリ31の
その時のアクセス番地である193n＋２番地〜193n＋８番
地の出力、第２メモリ30の２番地〜８番地の出力、第１
メモリ29の193n＋２番地から193n＋８番地の出力によ
り、マルチフレーム制御回路37が示す193n＋２番地〜19
3n＋８番地のマルチフレームアライメントメモリ25に順
次その時点の論理パス１のマルチフレーム同期状態とフ
レーム同期状態のORとともに書込まれる。一方この時点
での端末受信データバス９へは、上記番地のマルチフレ
ームアライメントメモリ25内の書込み前の内容が読出さ
れ、フレームセレクタ34で選択され、読出された受信信
号の方はEXOR27に入力され、もう一方の同期状態情報の
方はスケルチセレクタ24のセレクト制御信号として入力
される。読出された同期状態情報が正常同期中であるこ
とを示している場合は、EXOR27で信号極性変換がなされ
た信号は（この場合第６図に示す第１フレーム〜第20フ
レームの第２ビット〜第７ビットに対応する信号はその
ままの極性で、第１フレーム〜第20フレームの第８ビッ
トに対応する信号ビットが極性を反転される）、スケル
チセレクタ24、端末側受信データバスインタフェース20
を経由して端末側受信データバス９へ出力される。読出
された同期状態情報が異常を示している場合は、スケル
チセレクタ24によって、この時点でアクセスされている
第３メモリ31の193n＋２番地〜193n＋８番地のスケルチ
指示57の内容が順次端末側受信データバスインタフェー
ス20を介して端末側受信データバス９へ出力される。そ
して、これら出力信号と同期して第１メモリ29の193n＋
２番地〜193n＋８番地の内容がアドレスバス12に出力さ
れる事により、各フレームの第２ビット〜第８ビットは
各々CH1〜CH20の端末インタフェース部６に取り込ま
れ、この内第２ビット〜第７ビットは受信データ信号と
して端末100の速度に従って転送され、第８ビットは制
御信号として出力される。

次に第６図に示す第１フレーム〜第20フレームの第９
ビットが入力されると、前述した第１フレーム〜第20フ
レームは第０ビットが入力した時と同様に、この信号ビ
ットはマルチフレーム制御回路37において、論理バス２
のマルチフレーム同期制御に用いられる。更に第６図に
示す第１フレーム〜第20フレームの第10ビット〜第16ビ
ットが入力されると、前述した第１フレーム〜第20フレ
ームの第２ビット〜第８ビットが入力された時と同様に
処理され、第２メモリ30の10番地〜第16番地の内容と第
３メモリ31の193n＋10番地〜193n＋16番地の内容と第１
メモリ29の193n＋10番地〜193n＋16番地の内容に従っ
て、マルチフレーム制御回路37が示す193n＋10番地〜19
3n＋16番地のマルチフレームアライメントメモリ25に書
込まれると同時に、この書込み以前に該番地に格納され
ていたデータが読出され、フレームセレクタ24、EXOR27
を経由してフレーム同期と論理パス２のマルチフレーム
同期が正常な場合は、第１フレーム〜第20フレームの第
10ビット〜第15ビットは信号極性が反転され、第16ビッ
トはそのままの極性で、また、フレーム同期外れか上記
論理パスのマルチフレーム同期外れ時は、上記フレーム
の第10ビット〜第16ビットは全て論理“1"にかえられ
て、スケルチセレクタ24、端末側受信データバスインタ
フェース20を経由して端末側受信データバス９に出力さ
れ、CH21〜CH30の端末インタフェース部６に取込まれ、
この内最初の６ビットは端末100へ受信データ信号とし
て出力され、最後の１ビットは制御信号として出力され
る。

以上の処理をその他の入出力信号に対しても行う事に
より、オクテット多重化方式の多重化を行う。

なお、上記説明では論理パス１の第１フレームも論理
パス２の第１フレームも同一フレームであるとして説明
したが当然異なる場合もあることは言うまでもなくこれ
についての動作も前述の動作と同様になるので説明を省
略する。

次にビット多重化方式に対応した動作を説明する。

第７図は第12図に示した端末速度2.4Kb/sの端末100を
20台と端末速度4.8Kb/sの端末100を12台と端末速度1.2K
b/sの端末100を１台とをフレーム112のTS（１）111aとT
S（２）111bに多重化する時の第１メモリ29と第２メモ
リ30の内容を示している。

第１メモリ29の193n＋０番地と193n＋１番地は各々は
フレーム同期ビット150とマルチフレーム同期パターン
のビットの位置に対応するため、入出力信号種別51及び
端末I/Fアドレス50の値としてダミー値０がそれ以外の
エリアには、端末I/Fアドレス50としてCH1,CH3,CH6,…
等がまた入出力信号種別51として2,1,1,…等が多重化さ
れるマルチフレームの各ビット対応に設定されている。
第２メモリ30の０番地はフレーム同期ビット150の位置
に対応するため、ダミー値０が、１番地〜16番地の論理
パス番号52エリアには前述したオクテット多重化の場合
と異なり同一の論理パス番号１が１番地の論理パス先頭
指示53エリアには先頭を示すための値１が、また２〜16
番地の論理パス先頭指示53には値０が、そして１〜16番
地のマルチフレーム同期指示54にはマルチフレーム同期
をとる必要がある事を示すための値１が、最後に１〜16
番地の同期パターン種別55が第４メモリ38のX.50のマル
チフレーム同期パターンが格納されている番地を示す値
０が設定される。

図示しなかったが第３メモリ31には、オクテック多重
化方式への対応動作を説明する時示した第５図の例と同
様に各信号に対して信号極性56とフレーム同期外れ又は
該当論理パスのマルチフレーム同期外れが発生した時の
スケルチ指示57が設定される。

まずビット多重化方式によるTDM4の送信動作について
説明する。

上記のように設定された第１メモリ29、第２メモリ3
0、第３メモリ31、第４メモリ38に従ってオクテット多
重化方式対応の送信動作と同様を多重化変換部４の各回
路が行い、各端末100から出力されたデータ信号と制御
信号は第８図に示すように各フレームの先頭にフレーム
同期ビット150が挿入され、また各フレームの第１ビッ
トつまりTS（１）111aの先頭ビットCCITT勧告X.50に従
ったマルチフレーム同期パターンのビットが挿入され、
以後第１フレームの第２ビットにはCH1の端末インタフ
ェース部６を介して送出された端末100が出力する制御
信号が、第３ビット〜第８ビットには順番にCH3,CH6,CH
9,CH15,CH18の端末インタフェース部６から出力された
各端末100のデータ信号のビットが挿入されというよう
に多重化されて高速ディジタル回線300に送出される。

次にビット多重化方式によるTDM4の受信動作について
説明する。

第８図に示すフレーム構成の受信信号を高速ディジタ
ル回線300を介して回線インタフェース部３が受信する
と、前述のオクテット多重化方式対応の受信動作と同様
に各フレーム112の先頭ビットに設定されているフレー
ム同期ビット150により受信信号ビットのフレーム同期
位相合わせが行われた後、回線側受信データバス11を介
して多重化変換部４へ送られる。

多重化変換部４の各回路も前述のオクテット多重化対
応時の受信動作と同様に第７図に示す第１メモリ29、第
２メモリ30等に設定されている内容に従って、第１〜第
20フレーム112のタイムスロット111aの先頭ビットを受
けるとマルチフレーム制御回路37により論理パス１のマ
ルチフレーム同期パターン検出、該論理パスに対する先
頭フレーム（第１フレーム）112を検出する等の受信信
号ビットのマルチフレーム位相制御を行い、このマルチ
フレーム制御回路37に従って受信信号ビットはこの時の
フレーム同期外れ状態と該論理パスのマルチフレーム同
期外れ状態のOR状態情報と共に、マルチフレーム制御が
指定するマルチフレームアライメントメモリ25へ書込み
あるいは読出しされる。

マルチフレームアライメントメモリ25から読出された
受信信号ビットと遅延回路36を経由してきた受信信号ビ
ットは、フレームセレクタ34により第２メモリ30のマル
チフレーム同期指示54に従ってどちらか一方が選択さ
れ、また、マルチフレームアライメントメモリ25から読
出されたフレーム同期外れ又はマルチフレーム同期外れ
状態情報と遅延回路36を経由してきたフレーム同期外れ
情報は、フレームセレクタ34により第２メモリ30のマル
チフレーム同期指示54に従ってどちらか一方が選択され
る。

フレームセレクタ34の選択出力の受信信号ビットは、
この時の第３メモリ31の信号極性56に従って必要ならば
EXOR27で極性反転され、さらにスケルチセレクタ24に入
力され、スケルチセレクタ24はこの時の第３メモリ31の
スケルチ指示57エリアの内容をもう一方の入力とし、フ
レームセレクタ34の選択出力である同期外れ情報に従っ
てどちらか一方を選択し、端末側受信データバスインタ
フェース20を経由して端末側受信データバス９に出力
し、この信号はこの時アドレスバス12に出力されている
第１メモリ29の内容により、該当する端末インタフェー
ス部６に取り込まれて端末100に受信のデータ信号とし
てあるいは制御信号として転送もしくは出力される。

上記動作を行う事により、第８図に示す多重化及び第
８図に示す多重化フレームの分離を行うことができる。

以上オクテット多重化方式とビット多重化方式の対応
動作について説明したが、両者の方式が混在しているよ
うな多重化方式についても対応できることは言うまでも
ない。又、上記説明では、マルチフレーム同期パターン
としてCCITT勧告のX.50のマルチフレーム同期パターン
を用いた場合について説明したが、他のマルチフレーム
同期パターンが用いられたり、種々のマルチフレーム同
期パターンが論理パス別に混在して用いられている場合
にも本発明が適用できることは言うまでもない。

更に上記実施例では、多重化の変換を行う機能が別モ
ジュールにある場合で説明したが、この機能が回線イン
タフェース部等に組込まれている場合も同様である。ま
た実施例では多重化等を制御するための情報を複数のメ
モリに分けて格納するようにしたが、１つのメモリに格
納しても同一の動作が行える。

〔発明の効果〕

以上のように、この発明によれば、回線のビット速度
でアクセスされかつマルチフレーム時間周期でアクセス
されるメモリに各端末の送受信データ信号と制御信号等
の信号の多重化・分離順序情報マルチフレーム同期パタ
ーンのビットの挿入・抽出位置情報及びどの位置のマル
チフレーム同期パターンのビットを用いて回線より受信
した信号内のどの信号のマルチフレーム位相制御を行う
かという情報を設定し、この設定された情報に基づい
て、各端末のデータ信号と制御信号を多重化・分離する
ようにしたので、上記メモリの内容を変更するだけで柔
軟にアクテット多重化やビット多重化あるいは両者の混
在多重化等各種の多重化方式をとることができるという
効果を有する。また、この発明によれば、同様に上記メ
モリに設定した情報により、各論理パス別に種々のマル
チフレーム同期パターンを自由に選択活用できるととも
に、回線へ入出力する時やフレーム同期等の同期外れ発
生時に、各端末の入出力信号の信号極性も自由に変換で
きるため、上記種々の多重化が柔軟にとれることとあわ
せ、本発明の時分割多重化装置は種々のメーカで製作さ
れる種々の時分割多重化装置との相互接続が簡単にでき
るという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による時分割多重化装置の
構成を示すブロック図、第２図はこの発明の多重化変換
部内の構成例を示すブロック図、第３図はこの発明の第
１メモリ〜第４メモリの構成例を示す配置図、第４図は
この発明のオクテット多重化方式に対応する時の第１メ
モリと第２メモリの設定内容例を示す配置図、第５図は
この発明の第３メモリの設定内容例を示す配置図、第６
図は第４図に示す第１メモリと第２メモリの設定内容に
従って多重化した時のフレーム構成例を示すフレーム構
成図、第７図にこの発明のビット多重化方式に対応する
時の第１メモリと第２メモリの設定内容例を示す配置
図、第８図は第７図に示す第１メモリと第２メモリの設
定内容に従って多重化した時のフレーム構成例を示すフ
レーム構成図、第９図は従来のオクテット多重化方式を
用いた時分割多重化装置の構成例を示すブロック図、第
10図はオクテット多重化方式におけるフレーム構成例を
示すフレーム構成図、第11図は従来のビット多重化方式
を用いた時分割多重化装置の構成例を示すブロック図、
第12図はビット多重化方式におけるフレーム構成例を示
すフレーム構成図である。 １は時分割多重化装置（TDM）、３は回線インタフェー
ス部、４は多重化変換部、５はクロック生成部（メモリ
読出手段）、６は端末インタフェース部、７はクロック
バス（メモリ読出手段）、24はスケルチセレクタ（スケ
ルチ手段）、25はマルチフレームアライメントメモリ
（位相同期手段）、27と28はEXOR（極性変換手段）、29
は第１メモリ、30は第２メモリ、31は第３メモリ、32は
マルチフレーム同期ビット生成回路（同期パターン出力
手段）、33は同期ビットセレクタ（同期パターン挿入手
段）、34はフレームセレクタ（位相同期切替手段）、35
はフレーム／マルチフレームカウンタ（メモリ読出手
段）、37はマルチフレーム制御回路（位相同期手段）、
38は第４メモリ（同期パターン出力手段）、50は端末I/
Fアドレス、51は入出力信号種別、52は論理パス番号、5
3は論理パス先頭指示、54はマルチフレーム同期指示、5
5は同期パターン種別、56は信号極性、57はスケルチ指
示、100は端末、112はフレーム、150はフレーム同期ビ
ット、300は高速ディジタル回線である。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】端末に対して信号を入出力する端末インタ
   フェース部を有し、この端末インタフェース部で受けた
   前記信号を取り込んで時分割多重化して高速ディジタル
   回線等の回線に送出し、前記回線より受信した時分割多
   重化された信号を分離して前記端末インターフェース部
   を介して前記端末に出力する時分割多重化装置におい
   て、フレーム内の複数のビットを一組として構成された
   論理パスを識別する論理パス番号情報、前記論理パスの
   先頭を示す論理パス先頭指示情報、前記論理パス内の情
   報がマルチフレーム多重化されているか否かを示すマル
   チフレーム同期指示情報、前記論理パスに用いるマルチ
   フレーム同期パターンの種別を示す同期パターン種別情
   報、内部で扱う内部信号を前記回線に入出力する時に信
   号の極性変換が必要か否かを示す信号極性情報、前記回
   線から受けた受信信号にかけるスケルチの極性を示すス
   ケルチ指示情報、前記端末インタフェース部が前記内部
   信号を授受する時点を示す端末インタフェースアドレス
   情報、前記内部信号がデータ信号か制御信号かを前記末
   端インタフェース部に示す入出力信号識別情報から成る
   各情報をフレームまたはマルチフレームの各ビットに対
   応して格納するメモリと、このメモリ内の前記各情報を
   前記回線のビット速度で、かつマルチフレーム時間周期
   で読み出すメモリ読出手段と、数種類のマルチフレーム
   同期パターンを格納し、その中から前記メモリから読み
   出した前記同期パターン種類情報で指示された特定のマ
   ルチフレーム同期パターンを出力する同期パターン出力
   手段と、前記メモリから読み出した前記マルチフレーム
   同期指示情報に従って前記回線から受信した受信信号に
   マルチフレーム位相同期制御を行なうか否かを切換える
   位相同期切換手段と、この位相同期切替手段がマルチフ
   レーム位相同期を行なう側に切換わっている時、前記メ
   モリから読み出した前記論理パス番号情報、前記論理パ
   ス先頭指示情報および前記同期パターン出力手段が出力
   した前記特定のマルチフレーム同期パターンを用いて前
   記回線から受信した受信信号のマルチフレーム同期制御
   を行なう位相同期手段と、前記メモリから読み出した前
   記論理パス番号情報、前記論理パス先頭指示情報に従っ
   て、前記同期パターン出力手段が出力した前記特定のマ
   ルチフレーム同期パターンのビットを送信フレームの所
   定の位置に挿入する同期パターン挿入手段と、前記メモ
   リから読み出した前記信号極性情報に応じて前記内部信
   号を前記回線上の信号の対応するビットに対して極性変
   換する極性変換手段と、フレーム同期あるいは前記論理
   パスのマルチフレーム同期がはずれている時に、前記メ
   モリから読み出した前記スケルチ指示情報に従って、前
   記回線から受信した受信信号の各ビットに対応したスケ
   ルチをかけるスケルチ手段とを備えたことを特徴とする
   時分割多重化装置。