JPS5816775B2 - 信号変換方式 - Google Patents

Description

【発明の詳細な説明】 この発明は、複数の時分割多重化信号の位相同期化を行
なう装置における制御信号の変換方式に関するものであ
る。

ディジタル同期網の端局装置として受信した複数の時分
割多重信号のピント位相及びフレーム位相の同期化を行
う位相同期装置が必要となる（臼田他゛１時分割交換に
おける位相同期用メモリの構成法１′電子通信学会、交
換研究会資料、５Ｅ７４−３３１９７４−０８参照）。

従来のこの種の装置の基本構成を第１図に示す。

１１は受信信号入力端子、１２は受信クロック入力端子
、１５は信号出力端子、１６は局内クロック入力端子、
１７は局内フレームパルス入力端子、１は受信信号の１
フレ一ム分の容量の位相同期用バッファメモリ、２は受
信フレームカウンタでメモリ１の書込アドレスカウンタ
ーを兼ねる。

３はメモリ１の読出アドレスカウンターである。

次にその動作を第２図のタイムチャートとともに説明す
る。

２１は端子１１に到来した時分割多重信号でＦはフレー
ム信号、ＣＨｌ 、ＣＨ２・・・・・・。

ＣＨｌｌは各チャンネル信号である。

このフレーム位相に同期して動作するフレームカウンタ
２の並列出力１３を書込アドレスとして位相同期用バッ
クアメモリ１に書込むので、多重化信号の配列とメモリ
のアドレスは、第２図の２１，１３に示すように常に一
対一の対応となる。

但し第２図の２１は入力される時分割多重信号の配列を
示し１３は受信フレーム同期カウンター２０位相すなわ
ちメモリー１０書込アドレスを各チャネル単位で示した
ものである。

従って局内フレームパルス２３でリセットされて動作す
る読出アドレスカウンタ３でメモリ１から読み出す左、
局内フレーム位相に同期した時分割多重信号２２がえら
れる。

第２図の２４，２５に示すごとく、フレーム位相の異な
る他の時分割多重信号も全（同じ動作により局内フレー
ム位相に同期化される。

従ってメモリ１出力以後は複数の時分割多重信号が共通
の時間で処理出来る。

しかし２１０時分割多重信号のＣＨｌ 、ＣＨ２、・・
・・・・、ＣＨｌｌの中にフレーム周期より長い周期で
制御信号等が挿入される場合がある。

この場合、フレーム単位でしか位相同期がとれていない
ときに＆人共通部側で各入力多重信号毎にマルチフレー
ムを検出し、これにより制御信号を抜き出さねばならず
、また、主信号と制御信号とを共通のタイミングで処理
できない。

この結果、共通部側のハードの増大および処理の複雑化
を招へ例えば、共通部側が時分割交換器であり、制御信
号がそのチャンネルが使用中か否かを示すとすると、交
換機は各入力多重信号毎にマルチフレームを検出し、そ
の中の制御信号を識別しなければならず、交換機の処理
に非常に負担がかかる。

また、共通タイミング処理を可能にするために、第１図
に示したバッファメモリ１の容量を１マルチフレ一ム分
とし、これにより、制御信号までフレーム位相同期をと
る方式が考えられるが、これは上述のようにバックアメ
モリ容量が非常に太き（なるという欠点がある。

本発明の目的は、各チャネルに割当られた情報タイムス
ロットの中の特定タイムスロットをマルチフレーム毎に
ビットスチールしてそのチャネルに関する低速の制御信
号を伝速しでいるような信号方式において、情報タイム
スロットと制御信号タイムスロットとを共に局内の共通
タイミングで処理するためにフレーム位相同期をとると
きに、大容量のメモリを必要としない信号変換方式を提
供することにある。

本発明の一実施例を図面とともに説明する。

第５図において５１は時分割多重信号入力端子、５２は
受信クロック入力端子、５３は変換された信号の出力端
子、５４は局内クロック入力端子、５５は局内フレーム
パルス入力端子、６１は主信号のフレーム位相同期用バ
ッファメモリー、６２はマルチフレームまで同期をとる
フレーム同期回路で、メモリ６１の書込アドレスカウン
ターも兼ねる。

６３，６６はセント優先フリップフロップ、６４．６７
はアンドゲート、６５はメモリ６１の読出しと制御信号
用バッファメモリ６８の書込とに共用するアドレス信号
およびバックアメモリ６８の書込指令パルス９０を発生
するアドレスカウンター、６８は容量２４ビット制御信
号用バックアメモリ、６９はメモリー６８の読出アドレ
スカウンター、７１はセレクタ、７０はオアゲートであ
る。

以下６番目、１２番目のフレームの各音声符号チャネル
内の第８ビツト目に信号ビットが配置されたＰＣＭ−２
４Ｂ方式のパルス配列（高橋１１通信システムと伝送方
式１１オ一ム社、昭４９．３８５ページ参照）に対し、
フレームの第１チヤネルの音声符号の前に６チヤネル分
づつまとめて配置されるように信号変換を行なう場合に
ついて説明する。

第３図はＰＣＭ−２４Ｂ方式のフレーム構成である。

３１はマルチフレームを示し、■〜０の１２ケのフレー
ムから構成される。

３２は一つのフレームを時間軸を拡大して示し、はじめ
に１ピントのフレームパターンを配し、それにつＶいて
ＣＨ１〜ＣＨ２４が配されている。

３３は３２のフレームパターンとＣＨＩを時間軸を拡大
して示し、ＣＨ２〜ＣＨ２４はＦのない８ビツトで構成
され、フレーム■と０ではＣＨ１〜ＣＨ２４の第８ビツ
トに信号ビットＳが挿入される。

第５図の入力５１には第３図の３１，３２゜３３に示す
ように、音声符号が時分割多重化された信号が入力され
る。

第６図８０にはその一部（第６フレーム近傍）を示す。

フレーム位相同期バッファメモリ６１は１９３ビツト（
１フレ一ム分）の容量とする。

但し、２４チヤネル毎に付加したフレームバタンか出力
側で必要がない場合は１９２ビツトでよい。

メモリ６１による局内フレーム位相への同期化動作は第
１図と全（同じである。

メモリ６１に６フレーム目の信号が書込まれる時、フレ
ーム同期回路６２かも第６図８１およびこれを時間軸を
短縮した第７図１００に示す信号フレームパルス力出力
され、セント優先フリップフロップ６３をセットする。

その出力８５又は１０１は局内フレームパルス８７の立
上り時点でゲート６４から読み出され、セント優先フリ
ンプフロン７”６６をセントする。

その直後にフレームパルス８７によってフリップフロッ
プ６３はリセットされる。

アドレスカウンタ６５は局内フレームパルス８７でリセ
ットされて局内クロック８８を８分周メモリ６１の読出
アドレス信号８３と制御信号用バックアメモリ６８の書
込パルス９０を発生している。

８９または１０３に示すようにクリップフロップ６６は
、制御信号が挿入されたフレームのデータをメモリ６１
から読み出している間セント状態が続（ので、ゲート６
７からは、第７図の１０４に示すように制御信号のみの
書込タイミングを指定するパルス９１が出力される。

又メモリ６８の書込アドレスは前述のようにメモリ６１
の読出しアドレス信号８３を共用する。

第１２フレームの信号が入力されたときも前述の動作を
行なうので、制御信号ビットのみがメモリ６８に書込ま
れる。

このようにして、入力の時分割多重信号の主信号中の制
御信号が主信号と分離されてメモリ６８に保持されるこ
とになる。

アドレスカウンタ６９はメモリ６８から６ビツトだけ読
出すアドレス信号９２とフレームパターン９４を出力す
る。

第６図の９３はメモリ６８からＣＨＩからＣＨ６までの
６チヤネル分の制御信号が読み出された時の動作を示し
ている。

さらにセレクタ７１は局内フレームパルス８７が入力す
れている間のみ９５を経て入力されるフレームパタン９
４とメモリ６８の出力を選択し、その他の時間にはバッ
ファメモリ６１の出力を選択する。

以上のように動作するので出力５３には第４図の４１．
４２．４４に示すように主信号である音声符号と別のタ
イムスロットに制御信号が配置変換され、局内フレーム
位相に同期化された時分割多重信号かえられる。

但し第４図の４３は局内フレームパルスを示し、４４は
２４チャネル分２４ビットの制御信号ｓ−１〜５−２４
が４チャネル分づつ６フレームにわけて配列されている
様子を示す。

なお、第４図においては、配置変換の前後でピントレー
トが変わらない場合（６フレームで１マルチフレームを
構成）について示しているが、ピントレートが異なる場
合でも本発明は適用できる。

例えば、４フレームで１マルチフレームを構成した場合
を考える。

制御信号の“１”、”０”変化は一般にはマルチフレー
ムより相当低速である。

したがって、６フレーム毎にサンプリングして伝送して
も、４フレーム毎にサンプリングして伝送しても調歩歪
に差が生じるだけであり、受信側では正常に復調できる
。

しかし、もし、制御信号の速度が多点サンプリングでな
（６フレーム毎であるならば、変換後の１マルチフレー
ムも６フレームとする必要がある。

同様にして変換された他の出力５３相当の信号間でマル
チフレームの位相まで同期化する時は読出アドレスカウ
ンター６９を共通にマルチフレーム周期でリセットする
か又は１個を共通に使用すればよい。

位相同期用バックアメモリ−から読み出された出力から
主信号に割当られたチャネルパルス内に挿入された制御
信号のみをメモリに書込ための書込アドレスカウンター
は特に必要な（、主信号の位相同期メモリーの読出アド
レスカウンターがそのまま使える。

更に局内位相に同期化された後での動作なので制御信号
用メモリーの読出アドレスカウンターは１個あれば共通
に使用出来る。

即ち第５図の６５，６９は複数の時分割入力に対し共通
に使用出来る。

主信号の繰返し周期より制御信号の挿入周期が長くなっ
ても位相同期用バックアメモリ−は主信号の繰返し周期
分の容量でよい。

このような特徴をそなえているので主信号に比較し遅い
周期で主信号パルス内に制御信号が挿入されているよう
な多重化構成を持った複数の時分割信号を同期化共通タ
イミングで処理する場合、たとえばＰＣＭ−２４Ｂ方式
で時分割多重化された音声符号を、制御信号の位相まで
位相同期化して史に時分割多重を行なう時、あるいは、
時分割交換を行なう時等において本発明は非常に有効で
ある。

【図面の簡単な説明】

第１図は従来のフレーム位相同期装置の基本構成を示し
、第２図は第１図の動作タイムチャートであり、第３図
はＰＣＭ−２４Ｂ方式のフレーム構成を示し、第４図は
本発明により第３図に示す信号配列に対し信号変換を実
施した後の信号配列を示し、第５図は本発明の一実施例
を示し、第６図、第７図は第５図の動作タイムチャート
である。 １はフレーム位相同期用パンツアメモリ、２はフレーム
同期回路、３はメモリ１の読出アドレスカウンタ、１１
は時分割多重信号入力端子、１２は受信クロック入力端
子、１５は時分割多重信号出力端子、１６．１７はそれ
ぞれ局内クロック、局内フレームパルスの入力端子、２
１は入力信号、１３（まメモリ１の書込アドレス、２３
は局内フレームパルス、２２はメモリ１から読出された
信号、１４はメモリ１の読出アドレス、２４，２５はフ
レーム位相の異なる他の時分割多重信号、５１は時分割
多重信号の入力端子、５２は受信クロックの入力端子、
５３は変換された時分割多重信号の出力端子、５４は局
内クロックの入力端子、５５は局内フレームクロックの
入力端子、６１はフレーム位相同期用パンツアメモリ、
６２はフレーム同期回路、６３，６６はセント優先フリ
ップフロップ、６５，６９はアドレスカウンター、６８
は制御信号用バックアメモリ、７１はセレクタ、６４と
６７はアンドゲート、７０はオアゲート。

Claims (1)

【特許請求の範囲】
1. １ フレームバタンと複数のチャネルの信号とで１フレ
   ームを構成し複数の該フレームでマルチフレームを構成
   し、特定のフレーム内のすべてのチャネルの特定ピント
   とに制御信号を挿入した入力時分割多重化信号を記憶す
   る第一のバッファメモリと、該入力時分割多重化信号に
   フレーム同期をとり該第−のバッファメモリにその書込
   アドレスを与えるフレーム同期回路と、局内フレームパ
   ルスでリセットされ局内クロックを計数して該第−のバ
   ッファメモリにその読出しアドレスを与えるとともに該
   局内クロックを分周して書込パルスを出力する第一のア
   ドレス計数器と、該読出しアドレスを書込アドレスとし
   て該特定のフレームに相当する期間だけ該書込パルスを
   受けて該特定ピントのみを記憶する第二のバッファメモ
   リと、該局内クロックと局内フレームパルスに同期して
   該第二のバッファメモリへ読出しアドレスを与えるとと
   もに送出用フレームパタンを出力する第二のアドレス計
   数器と、該第−と第二のバッファメモリの出力と該送出
   用フレームカウンタとを結合して該入力時分割多重化信
   号とは該制御信号の配列が異なる出力時分割多重化信号
   を得るようにしたセレクタとを有する信号変換方式。