JPS5816772B2 - 同期方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、ディジタル通信網において、ディジタル信号
を同期化または多重化する同期方式に関するものである
。

従来のディジタル通信網は、ディジタル伝送路と空間分
割交換機とから構成されているため、この通信網の同期
は伝送路との同期だけをとっていればよかった。

また符号化装置では送受間の従属同期をとるが、多重化
伝送路に乗入れる場合には、周波数非同期の低次群信号
の多重化はスタッフ同期によって行なわれていた。

これを第１図ａに示すと、１は非同期１次群信号を２次
群信号に多重化する非同期（スタッフ）多重化装置、２
は１次群の符号化装置である。

次に、交換機が時分割交換機となった場合には、通信網
はディジタル伝送路と時分割交換機から構成され、いわ
ゆるディジタル統合網となる。

この時分割交換機において、任意の方路の情報間で交換
するためには、この通信網の周波数同期と、局内におけ
るフレーム位相同期が必要となる。

ここで、このような例として時分割交換機の・・イウエ
イ速度を２次群レベルとした場合の網内での多重化系列
を第１図す、ｃに示す。

第１図す、ｃにおいて、３は１次群用フレームアライナ
、３′は２次群フレームアライナ、４は１次群のディジ
タル信号を２次群のディジタル信号に同期的に多重化す
る同期多重化装置、５は時分割交換機である。

なお、フレームアライナとは伝送された多重化信号を局
内のフレーム位相に同期化する装置である。

このように構成された第１図すの場合には、２次群が非
同期多重レベルであるため、時分割交換機に接続するた
めには２次群の非同期ディジタル信号を一旦１次群に分
離化し、１次群でフレーム位相同期をとった後、再び２
次群に多重化するという冗長な変換を必要とする欠点が
あった。

また第１図Ｃの場合には、時分割交換機の直接の入力は
２次群のフレームアライナによって位相同期をとるため
、効率的な接続形態となっているが、他局で２次群に同
期的多重化を行なう場合、１次群のフレーム位相同期を
とるため、２重に位相同期をとるという冗長な変換を行
なう欠点があった。

本発明は、上記従来例の欠点を解決するために、スタッ
フ同期化の技術と同期的多重化の技術を有機的に結合さ
せることによって、効率的な同期変換を行なう同期方式
を提供するものである。

以下、図面により実施例を詳細に説明する。

第２図は、本発明の実施例を示したもので、１次群を多
重化し、２次群レベルでフレーム位相同期をとる場合を
例にとって説明する。

第２図において、６は多重変換装置、７はフレームアラ
イナ、８は多重化回路部、９は分離回路部、１０はフレ
ームアライナ受信部、１１はフレームアライナ送信部、
１２は１次群入出力端子、１３は２次群伝送路、１４は
位相同期化された２次群信号入出力端子である。

以下、多重化回路部８からフレームアライナ受信部１０
の受信系と、分離回路部９からフレームアライナ送信部
１１の送信系にわけて説明を行なう。

第３図は、多重化変換装置６の多重化回路部８の回路構
成を示したものであり、この多重化回路部８は従来のス
タッフ同期による多重化回路と等しい機能と構成を有す
るもので、１５１．１５□。

・・・・・・１５ｎは低次群（１次群）の入力端子、１
６は高次群（２次群）の出力端子、１７１．１７２゜・
・・・・・、１７ｎは各低次群信号を同期化するための
エラスティックメモリ回路、１８は各低次群信号のスタ
ッフ制御、フレーム同期等の機能を持つ共通制御回路、
１９は各低次群信号およびフレーム同期、スタッフ制御
等の制御信号を多重化する多重化ゲートである。

即ち、本回路の機能は通常のスタッフ同期と同様、エラ
スティックメモリ回路１７１〜１７ｎに低次群信号を低
次群クロックで書き込み、低次群クロックよりも少し高
い高次群のクロックで読み出す。

この場合、メモリの書き込み読み出しの位相差が規定値
を越えた場合には、スタッフビットを挿入することによ
って位相同期化を行なう。

また、その場合、対向装置へスタッフビットの挿入の有
無を知らせるために、スタッフ制御ビットをフレーム同
期信号の他に挿入する必要がある。

ただ、ここで従来のスタッフ多重の場合と異なるのは、
同期網を構成し、後でフレームアライナ７によってフレ
ーム位相同期をとることから、少くとも各１次群信号間
のビットクロックの網同期がとれていることである。

しかし、低次群（１次群）の周波数同期がとれていても
、この多重化回路部８では位相同期をとらないため、こ
の回路の機能、構成自体は従来のスタッフ多重化回路と
同一である。

次に、本発明の重要な部分を占めるフレームアライナ受
信部１０について説明する。

第４図は、本発明によるフレームアライナ受信部１０の
構成例を示したもので、２０は高次群信号入力端子、２
１は高次群クロック入力端子、２２はスタッフパルス検
出回路、２３は高次群のフレーム同期回路、２４はクロ
ック分離回路、２５はディジタル高次群信号の分離回路
、２６は低次群フレーム同期回路、２７はメモリ書込制
御回路、２８はフレーム位相同期用バッファメモリ、２
９は書込アドレスレジスタ、３０は読出アドレスレジス
タ、３１は位相同期のとれた高次群出力信号、３２はス
タッフ指定信号、３３は高次群フレームのアドレス情報
、３４は高次群分離化のための高次群フレームのアドレ
ス情報、３５は分離回路用の高次群信号、３６は低次群
用クロック信号、３７は低次群信号、３８は低次群フレ
ームのアドレス信号、３９はバッファメモリ２８の書込
制御信号、４０はバックアメモリ２８の書込アドレス情
報、４１はバックアメモリ２８の読出アドレス情報、４
２は局のタイミング供給装置から供給されるタイミング
信号である。

次に、本回路の動作を説明する。

まず、入力端子２０からの高次群信号と、端子２１から
の高次群クロックより高次群フレーム同期回路２３にお
いて高次群フレーム同期をとるが、この動作自体は従来
のフレーム同期の場合と特に変る所がないので、詳細な
説明は省略する。

このフレーム位置情報をもとに、スタッフパルス検出回
路２２においてスタッフ用可変ビットのスタッフの有無
を識別する。

また、フレーム位置情報をもとに、高次群信号を分離化
回路２５において複数個の低次群信号に分離する。

また、高次群クロック、スタッフ指定信号、フレーム位
置情報より、クロック分離化回路２４において高次群ク
ロックを各低次群クロックによって分離化するが、その
場合、各低次群クロックの存在する位置は低次群信号の
実質的な情報の存在する位置を示すものである。

従って、一般にはスタッフ用可変ビット、高次群信号の
共通制御用ピントの低次群対応部は出抜は状態のクロッ
クとなる。

低次群フレーム同期回路２６ではこのようにして得られ
た低次群信号と低次群クロックをもとに低次群信号のフ
レーム同期をとる。

以上のようにして得られた低次群フレーム位置情報をも
とにフレーム位相同期用のバッファメモリに書き込むこ
とになるが、先に述べたように、低次群信号のレベルで
見れば、出抜はクロック状態であるので、実質的な情報
の存在する時点でのみメモリに書き込む必要があるが、
それには先に得られた各低次群のクロック信号のＯＲを
書込み制御回路２７でとり、それをメモリ２８の書込み
可能な信号として書込みを制御することによって実現さ
れる。

また、書込みアドレスは高次群のフレーム位置情報をも
とに、各時点での低次群を選択し、低次群内でのフレー
ム構成上のアドレスは低次群フレーム同期回路２６から
の信号によって得ることができる。

このようにして得られた情報によって、書込アドレスを
書込アドレスレジスタ２９に入れ、バックアメモリ２８
の所要の位置に入力信号を書き込むことができる。

また、読出しは局のタイミング信号をもとに読出アドレ
スを定め、読出アドレスレジスタ３０にアドレス情報を
入れることによって、局のタイミングと位相同期のとれ
た高次群信号をとりだすことができる。

このように、本方式では、高次群、低次群の多段フレー
ム同期において、低次群の出抜はクロック状態でメモリ
に書き込むことにより、低次群をスムージングするため
のエラステインクメモリ、位相間ル１発振器を不要とす
る点が特徴である。

次に、フレームアライナ送信部１１から多重分離装置６
の分離化部９の方向について説明する。

この場合、フレームアライナ送信部１１から送出される
高次群信号はそこに含まれる各低次群信号のフレーム位
相同期をとった状態で送信すること力和丁能であるので
、多重化回路部８からフレームアライナ受信部への受信
系の場合のようにスタッフ同期をとる必要がない。

しかし、この受信系と同一クロックレートとするために
、フレームの特定位置に信号を同期的に挿入する必要が
ある。

第５図は、このような同期的変換を行なうフレームアラ
イナ送信部１１の回路構成を示したもので、４３は高次
群信号入力端子（局側）、４４は高次群信号出力端子（
伝送路側）、４５は速度変換用エラスティックメモリ、
４６はエラステインクメモリ４５の書き込みタイミング
パルスを作るタイミング回路、４７はエラスティックメ
モリの読出タイミングパルスおよびフレーム同期パルス
等の共通制御信号を挿入する挿入回路４８に対するタイ
ミングパルスを発生する読出用タイミング回路である。

このフレームアラ−１う送信部１１の動作は、局タイミ
ングエラステインクメモリ４５に書き込み、局タイミン
グを速度変換した伝送路側のタイミングで、エラステイ
ンクメモリ４５の内容を読み出すが、その場合、入力信
号のフレーム位置に対応した所定のビットを空けてお（
必要があり、この所定のビットにフレーム同期やアラー
ム信号などの共通信号を挿入して伝送路に送出する。

第６図は、フレームアライナ送信部１１に対応する分離
回路部９０回路構成を示したもので、４９は高次群信号
入力端子、５０は高次群クロック入力端子、５１□、５
２□、・・・・・・、５１ｎは低次群信号の出力端子、
５２は高次群のフレーム同期をとり、エラステインクメ
モリ用のタイミングパルスを発生するタイミング回路、
５３は高次群クロックからエラスティックメモリ読出用
クロックをつくるビットクロックの速度変換回路、５４
はエラステインクメモリ、５５はエラステインクメモリ
５４の読み出しと分離のためのタイミングパルスを発生
するタイミング回路、５６は高次群信号を低次群信号に
分離する分離化ゲートである。

本回路の動作を説明する。

まず、高次群信号をエラステインクメモリ５４に書込む
場合、フレームアライナ送信部１１で挿入したパルスを
除いて書込みを行なうが、その位置は高次群のフレーム
同期位置情報をもとにして行なわれる。

一方、高次群クロックから共通信号挿入前のクロックを
つくるためのクロックの速度変換を行ない、エラスティ
ックメモリ５４の読出タイミングをつ（る。

このエラスティックメモリ５４の読み出しはこのような
タイミングパルスによって行なわれるが、入力側のフレ
ーム位置情報をもらってフレーム位置の同期化を図る。

また、このフレーム位置情報をもとに分離化ゲート５６
で各低次群信号に分離化する。

このように本回路では高次群に共通な速度変換回路だけ
でスタッフの分離化に必要な低次群対応の位相同期発振
器が不要となる。

また、スタックの分離化の際に発生する低周波ジッタは
このような同期的速度変換であるため発生しない。

なお、前述の説明において１段スタッフ多重した場合を
例としたが、２段以上の多段にスタッフ多重した場合に
も本発明が適用できることは本発明の主旨から明らかで
ある。

以上説明したように、本発明によれば、スタッフ同期多
重化された信号が出抜はクロンク状態を利用した多段フ
レーム同期をとることによって、低次群レベルでスムー
ズ化する位相同期発振器を不要とするような簡単な構成
となり、またフレームアライナから分離化の方向に対し
ては同期多重化信号を分離化するため、各低次群対応の
位相同期発振器の不要とするので、回路の簡略化、特性
の向上が図れ、ディジタル網実現に寄与することが大き
いという利点がある。

【図面の簡単な説明】

第１図は、従来の同期方式のブロック図であり、第２図
は、本発明の実施例の構成図であり、第３図は、多重変
換装置の多重化回路部の構成を示した図であり、第４図
は、フレームアライナ受信部の回路構成を示した図であ
り、第５図は、フレームアライナ送信部の回路構成を示
した図であり、第６図は、分離回路部の構成を示した図
である。 ６・・・・・・多重変換装置、７・・・・・・フレーム
アライナ、８・・・・・・多重化回路部、９・・・・・
・分離回路部、１０・・・・・・フレームアライナ受信
部、１１・・・・・・フレームアライナ送信部、１２・
・・・・・１次群入出力端子、１３・・・・・・２次群
伝送路、１４・・・・・・２次群信号入出力端子、１５
１〜１５ｎ・・・・・・低次群入力端子、１６・・・・
・・高次群出力端子、１７１〜１７ｎ・・・・・・エラ
ステインクメモリ回路、１８・・・・・・共通制御部、
１９・・・・・・多重化ゲート、２０・・・・・・高次
群信号入力端子、２１・・・・・・高次群クロック入力
端子、２２・・・・・・スタッフパルス検出回路、２３
・・・・・・高次群のフレーム同期回路、２４・・・・
・・クロック分離回路、２５・・・・・・ディジタル高
次群信号の分離回路、２６・・・・・・低次群フレーム
同期回路、２７・・・・・・メモリ書込制御回路、２８
・・・・・・フレーム位相同期用ハックアメモリ、２９
・・・・・・書込アドレスレジスタ、３０・・・・・・
読出アドレスレジスタ、４３・・・・・・高次群信号入
力端子、４４・・・・・・高次群信号出力端子、４５・
・・・・・速度変換用エラスティックメモリ、４６・・
・・・・タイミング回路、４７・・・・・・読出用タイ
ミング回路、４８・・・・・・挿入回路、４９・・・・
・・高次群信号入力端子、５０・・・・・・高次群クロ
ック入力端子、５１１〜５１ｎ・・・・・・低次群信号
出力端子、５２・・・・・・タイミング回路、５３・・
・・・・ビットクロックの速度変換回路、５４・・・・
・・エラステインクメモリ、５５・・・・・・タイミン
グ回路、５６・・・・・・分離化ゲート。

Claims (1)

1. 【特許請求の範囲】 １ ディジタル統合網において、多重化回路部および分
   離化回路部からなるスタッフ多重変換装置と、位相同期
   化装置とを用い、ディジタル信号の同期化および多重化
   を行なう同期方式であって、前記スタッフ多重変換装置
   の前記多重化回路部において、同期化された低次群信号
   をスタッフ同期により多重化し、 またこのようにスタッフ多重化された信号を受信して時
   分割交換機等のために位相同期をとる前記位相同期化装
   置においては、多段フレーム同期を低次群側では、情報
   のない位置ではクロックを送らない出抜はクロック状態
   を利用することにより行ない、かつ位相同期メモリに書
   込むことにより位相同期を行ない、 また前記位相同期化装置から前記分離化回路部へ信号を
   送るときに、前記位相同期化装置で同期的な速度変換を
   行なって、フレームの所定の位置に共通的な信号を挿入
   し、 前記分離化回路部では送られてきた多重信号の同期的速
   度変換をすることにより分離化することを特徴とする同
   期方式。