JP2600596B2 - クロスコネクト装置 - Google Patents
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- 102100040338 Ubiquitin-associated and SH3 domain-containing protein B Human genes 0.000 description 83
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
- H04J3/1605—Fixed allocated frame structures
- H04J3/1611—Synchronous digital hierarchy [SDH] or SONET
-
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- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0623—Synchronous multiplexing systems, e.g. synchronous digital hierarchy/synchronous optical network (SDH/SONET), synchronisation with a pointer process
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
- H04Q11/0478—Provisions for broadband connections
-
- H—ELECTRICITY
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- H04J2203/00—Aspects of optical multiplex systems other than those covered by H04J14/05 and H04J14/07
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Computer Hardware Design (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【0001】
【産業上の利用分野】本発明はクロスコネクト装置に関
し、特に高次群の伝送路網を切替えるクロスコネクト装
置に関する。
し、特に高次群の伝送路網を切替えるクロスコネクト装
置に関する。
【0002】
【従来の技術】従来、この種のクロスコネクト装置にお
いては、図8に示すようなオーバヘッドのフォーマット
を有するSTS1信号を単位としてクロスコネクトを行
っている。このSTS1信号はSONET(Synch
ronous OpticalNETwork)規格の
信号である。
いては、図8に示すようなオーバヘッドのフォーマット
を有するSTS1信号を単位としてクロスコネクトを行
っている。このSTS1信号はSONET(Synch
ronous OpticalNETwork)規格の
信号である。
【0003】ここで、上記のSTS1信号のオーバヘッ
ドは、図8に示すように、セクションオーバヘッド(S
ection Overhead)とラインオーバヘッ
ド(Line Overhead)とからなるトランス
ポートオーバヘッド(TRANSPORT OVERH
EAD)と、パスオーバヘッド(PATH OVERH
EAD)とからなっている。
ドは、図8に示すように、セクションオーバヘッド(S
ection Overhead)とラインオーバヘッ
ド(Line Overhead)とからなるトランス
ポートオーバヘッド(TRANSPORT OVERH
EAD)と、パスオーバヘッド(PATH OVERH
EAD)とからなっている。
【0004】一方、図9に示すようなオーバヘッドのフ
ォーマットを有しかつ3本のSTS1信号を多重したS
TS3信号をクロスコネクトする場合には、このSTS
3信号を3本のSTS1信号にバイトインタリーブ分離
してから、3本のSTS1信号各々に対してクロスコネ
クトを行っている。
ォーマットを有しかつ3本のSTS1信号を多重したS
TS3信号をクロスコネクトする場合には、このSTS
3信号を3本のSTS1信号にバイトインタリーブ分離
してから、3本のSTS1信号各々に対してクロスコネ
クトを行っている。
【0005】ここで、上記のSTS3信号のオーバヘッ
ドは、図9に示すように、セクションオーバヘッド(S
ection Overhead)とラインオーバヘッ
ド(Line Overhead)とからなるトランス
ポートオーバヘッド(TRANSPORT OVERH
EAD)で構成されている。
ドは、図9に示すように、セクションオーバヘッド(S
ection Overhead)とラインオーバヘッ
ド(Line Overhead)とからなるトランス
ポートオーバヘッド(TRANSPORT OVERH
EAD)で構成されている。
【0006】すなわち、図6に示すように、入力された
STS3信号は同期回路1で先頭ビットの検出が行わ
れ、この検出された先頭ビットを基準として分離回路2
でバイトインタリーブ分離される。
STS3信号は同期回路1で先頭ビットの検出が行わ
れ、この検出された先頭ビットを基準として分離回路2
でバイトインタリーブ分離される。
【0007】分離回路2でバイトインタリーブ分離され
た3本のSTS1信号各々は位相差を吸収するための弾
性メモリ3〜5に格納され、インタフェース回路(I
F)8〜10を介してクロスコネクト装置11に入力さ
れる。
た3本のSTS1信号各々は位相差を吸収するための弾
性メモリ3〜5に格納され、インタフェース回路(I
F)8〜10を介してクロスコネクト装置11に入力さ
れる。
【0008】尚、インタフェース回路8〜10では入力
されたSTS1信号各々がクロスコネクト装置11でク
ロスコネクト可能か否かのチェックも、STS1信号各
々のポインタH1,H2バイトを基に行っている。
されたSTS1信号各々がクロスコネクト装置11でク
ロスコネクト可能か否かのチェックも、STS1信号各
々のポインタH1,H2バイトを基に行っている。
【0009】上記の3本のSTS1信号各々はクロスコ
ネクト装置11でクロスコネクトされた後に、図7に示
すように、インタフェース回路(IF)12〜14を介
して同期回路15〜17に出力される。
ネクト装置11でクロスコネクトされた後に、図7に示
すように、インタフェース回路(IF)12〜14を介
して同期回路15〜17に出力される。
【0010】同期回路15〜17は3本のSTS1信号
各々の先頭ビットの検出を行い、先頭ビットを検出した
タイミングをメモリ18〜20に渡す。これによって、
メモリ18〜20には先頭ビットの検出タイミングを基
にクロスコネクト装置11でクロスコネクトされたST
S1信号が夫々格納される。
各々の先頭ビットの検出を行い、先頭ビットを検出した
タイミングをメモリ18〜20に渡す。これによって、
メモリ18〜20には先頭ビットの検出タイミングを基
にクロスコネクト装置11でクロスコネクトされたST
S1信号が夫々格納される。
【0011】これらメモリ18〜20に夫々格納された
STS1信号は読出し制御回路21の制御によってメモ
リ18〜20から順次読出されて多重回路26でバイト
インタリーブ多重される。
STS1信号は読出し制御回路21の制御によってメモ
リ18〜20から順次読出されて多重回路26でバイト
インタリーブ多重される。
【0012】上記のSTS1信号は圧縮された音声デー
タやイメージデータ等の伝送に用いられているが、これ
ら音声データやイメージデータ等は圧縮雑音によってそ
の内容が低下することがある。
タやイメージデータ等の伝送に用いられているが、これ
ら音声データやイメージデータ等は圧縮雑音によってそ
の内容が低下することがある。
【0013】これら音声データやイメージデータ等の内
容の低下を防ぐために、上記3本のSTS1信号を多重
したSTS3信号と同等のデータ量を一つの単位として
データ伝送を行う方法が考えられている。
容の低下を防ぐために、上記3本のSTS1信号を多重
したSTS3信号と同等のデータ量を一つの単位として
データ伝送を行う方法が考えられている。
【0014】この方法によるSTS3信号(以下、コン
カチネーション信号とする)においては、図3に示すよ
うに、上記3本のSTS1信号各々のデータが一つのデ
ータとして扱われることになるので、2番目及び3番目
のSTS1信号各々のポインタが上記H1,H2バイト
から固定値のH1*,H2*バイトに付け替えられてい
る。
カチネーション信号とする)においては、図3に示すよ
うに、上記3本のSTS1信号各々のデータが一つのデ
ータとして扱われることになるので、2番目及び3番目
のSTS1信号各々のポインタが上記H1,H2バイト
から固定値のH1*,H2*バイトに付け替えられてい
る。
【0015】ここで、H1*バイトは固定値の“100
10011”[以下、93(HEX)とする]であり、
H2*バイトは固定値の“11111111”[以下、
FF(HEX)とする]である。
10011”[以下、93(HEX)とする]であり、
H2*バイトは固定値の“11111111”[以下、
FF(HEX)とする]である。
【0016】上記の方法でデータ伝送を行う場合、この
コンカチネーション信号は上述した処理動作と同様にし
て、分離回路2でバイトインタリーブ分離され、夫々弾
性メモリ3〜5に格納される。
コンカチネーション信号は上述した処理動作と同様にし
て、分離回路2でバイトインタリーブ分離され、夫々弾
性メモリ3〜5に格納される。
【0017】しかしながら、インタフェース回路9,1
0では分離回路2でバイトインタリーブ分離された2番
目及び3番目のSTS1信号のポインタが固定値のH1
*,H2*バイトであることから、クロスコネクトでき
る範囲を越えていると判断する。
0では分離回路2でバイトインタリーブ分離された2番
目及び3番目のSTS1信号のポインタが固定値のH1
*,H2*バイトであることから、クロスコネクトでき
る範囲を越えていると判断する。
【0018】よって、2番目及び3番目のSTS1信号
はクロスコネクト装置11でクロスコネクトすることが
できない。
はクロスコネクト装置11でクロスコネクトすることが
できない。
【0019】
【発明が解決しようとする課題】上述した従来のクロス
コネクト装置では、3本のSTS1信号各々のデータを
一つのデータとして扱うコンカチネーション信号の場
合、クロスコネクト装置の前段のインタフェース回路に
おいて、分離回路でバイトインタリーブ分離された2番
目及び3番目のSTS1信号のポインタがクロスコネク
トできる範囲を越えていると判断されてしまうので、ク
ロスコネクトすることができない。よって、上記のコン
カチネーション信号の伝送を行うことができない。
コネクト装置では、3本のSTS1信号各々のデータを
一つのデータとして扱うコンカチネーション信号の場
合、クロスコネクト装置の前段のインタフェース回路に
おいて、分離回路でバイトインタリーブ分離された2番
目及び3番目のSTS1信号のポインタがクロスコネク
トできる範囲を越えていると判断されてしまうので、ク
ロスコネクトすることができない。よって、上記のコン
カチネーション信号の伝送を行うことができない。
【0020】そこで、本発明の目的は上記の問題点を解
消し、コンカチネーション信号のクロスコネクトを可能
とし、当該コンカチネーション信号の伝送を可能とする
ことができるクロスコネクト装置を提供することにあ
る。
消し、コンカチネーション信号のクロスコネクトを可能
とし、当該コンカチネーション信号の伝送を可能とする
ことができるクロスコネクト装置を提供することにあ
る。
【0021】
【課題を解決するための手段】本発明によるクロスコネ
クト装置は、所定データ量の複数の第1の伝送データを
多重しかつ第1番目の前記第1の伝送データのデータ格
納領域の先頭アドレスを示すポインタ情報と第2番目以
降の前記第1の伝送データの前記ポインタ情報の位置に
配設された固定値とをオーバヘッド内に含む第2の伝送
データを前記複数の第1の伝送データにバイトインタリ
ーブ分離する分離手段と、前記分離手段でバイトインタ
リーブ分離された前記第2番目以降の第1の伝送データ
各々のポインタ情報の位置に配設された前記固定値をク
ロスコネクト可能と判断される前記第1番目の第1の伝
送データのポインタ情報で置換える手段と、前記分離手
段でバイトインタリーブ分離された前記第1番目の第1
の伝送データ及び前記固定値が前記第1番目の第1の伝
送データのポインタ情報で置換えられた前記第2番目以
降の第1の伝送データをクロスコネクトするクロスコネ
クト手段と、前記クロスコネクト手段でクロスコネクト
された前記第2番目以降の第1の伝送データ各々のポイ
ンタ情報を前記固定値で置換える手段と、前記クロスコ
ネクト手段でクロスコネクトされた前記第1番目の第1
の伝送データ及び前記ポインタ情報が前記固定値で置換
えられた前記第2番目以降の第1の伝送データをバイト
インタリーブ多重する多重手段とを備えている。本発明
による他のクロスコネクト装置は、各々予め設定されオ
ーバヘッドのフォーマットを有する所定データ量の3本
の伝送信号を多重しかつ第1番目の前記伝送信号のデー
タ格納領域の先頭アドレスを示すポインタ情報と第2番
目以降の前記伝送信号の前記ポインタ情報の位置に配設
された固定値とをオーバヘッド内に含む多重信号を前記
3本の伝送信号各々にバイトインタリーブ分離する分離
手段と、前記多重信号を前記分離手段でバイトインタリ
ーブ分離して得た3本の伝送信号のうち前記第2番目及
び第3番目の伝送信号各々の前記ポインタ情報の位置に
配設された固定値をクロスコネクト可能と判断される前
記第1番目の伝送信号のポインタ情報で置換える手段
と、前記分離手段でバイトインタリーブ分離された前記
第1番目の伝送信号及び前記固定値が前記第1番目の伝
送信号のポインタ情報で置換えられた前記第2番目以降
の伝送信号を前記伝送信号単位にクロス コネクトするク
ロスコネクト手段と、前記クロスコネクト手段でクロス
コネクトされた前記第2番目及び第3番目の伝送信号各
々のポインタ情報を前記固定値で置換える手段と、前記
クロスコネクト手段でクロスコネクトされた前記第1番
目の伝送信号及び前記ポインタ情報が前記固定値で置換
えられた前記第2番目以降の第1の伝送信号をバイトイ
ンタリーブ多重する多重手段とを備えている。
クト装置は、所定データ量の複数の第1の伝送データを
多重しかつ第1番目の前記第1の伝送データのデータ格
納領域の先頭アドレスを示すポインタ情報と第2番目以
降の前記第1の伝送データの前記ポインタ情報の位置に
配設された固定値とをオーバヘッド内に含む第2の伝送
データを前記複数の第1の伝送データにバイトインタリ
ーブ分離する分離手段と、前記分離手段でバイトインタ
リーブ分離された前記第2番目以降の第1の伝送データ
各々のポインタ情報の位置に配設された前記固定値をク
ロスコネクト可能と判断される前記第1番目の第1の伝
送データのポインタ情報で置換える手段と、前記分離手
段でバイトインタリーブ分離された前記第1番目の第1
の伝送データ及び前記固定値が前記第1番目の第1の伝
送データのポインタ情報で置換えられた前記第2番目以
降の第1の伝送データをクロスコネクトするクロスコネ
クト手段と、前記クロスコネクト手段でクロスコネクト
された前記第2番目以降の第1の伝送データ各々のポイ
ンタ情報を前記固定値で置換える手段と、前記クロスコ
ネクト手段でクロスコネクトされた前記第1番目の第1
の伝送データ及び前記ポインタ情報が前記固定値で置換
えられた前記第2番目以降の第1の伝送データをバイト
インタリーブ多重する多重手段とを備えている。本発明
による他のクロスコネクト装置は、各々予め設定されオ
ーバヘッドのフォーマットを有する所定データ量の3本
の伝送信号を多重しかつ第1番目の前記伝送信号のデー
タ格納領域の先頭アドレスを示すポインタ情報と第2番
目以降の前記伝送信号の前記ポインタ情報の位置に配設
された固定値とをオーバヘッド内に含む多重信号を前記
3本の伝送信号各々にバイトインタリーブ分離する分離
手段と、前記多重信号を前記分離手段でバイトインタリ
ーブ分離して得た3本の伝送信号のうち前記第2番目及
び第3番目の伝送信号各々の前記ポインタ情報の位置に
配設された固定値をクロスコネクト可能と判断される前
記第1番目の伝送信号のポインタ情報で置換える手段
と、前記分離手段でバイトインタリーブ分離された前記
第1番目の伝送信号及び前記固定値が前記第1番目の伝
送信号のポインタ情報で置換えられた前記第2番目以降
の伝送信号を前記伝送信号単位にクロス コネクトするク
ロスコネクト手段と、前記クロスコネクト手段でクロス
コネクトされた前記第2番目及び第3番目の伝送信号各
々のポインタ情報を前記固定値で置換える手段と、前記
クロスコネクト手段でクロスコネクトされた前記第1番
目の伝送信号及び前記ポインタ情報が前記固定値で置換
えられた前記第2番目以降の第1の伝送信号をバイトイ
ンタリーブ多重する多重手段とを備えている。
【0022】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【0023】図1及び図2は本発明の一実施例の構成を
示すブロック図である。図1は本発明の一実施例による
クロスコネクト装置の分離装置側の構成を示し、図2は
本発明の一実施例によるクロスコネクト装置の多重装置
側の構成を示している。
示すブロック図である。図1は本発明の一実施例による
クロスコネクト装置の分離装置側の構成を示し、図2は
本発明の一実施例によるクロスコネクト装置の多重装置
側の構成を示している。
【0024】図1において、同期回路1は入力されたコ
ンカチネーション信号の先頭ビットの検出を行い、その
検出結果を分離回路2及び選択回路(SEL)6,7に
出力する。
ンカチネーション信号の先頭ビットの検出を行い、その
検出結果を分離回路2及び選択回路(SEL)6,7に
出力する。
【0025】分離回路2は同期回路1で検出された先頭
ビットを基準としてコンカチネーション信号を3本のS
TS1信号にバイトインタリーブ分離し、1番目のST
S1信号を弾性メモリ3に、2番目のSTS1信号を弾
性メモリ4に、3番目のSTS1信号を弾性メモリ5に
夫々出力する。
ビットを基準としてコンカチネーション信号を3本のS
TS1信号にバイトインタリーブ分離し、1番目のST
S1信号を弾性メモリ3に、2番目のSTS1信号を弾
性メモリ4に、3番目のSTS1信号を弾性メモリ5に
夫々出力する。
【0026】ここで、弾性メモリ3〜5は分離回路2で
バイトインタリーブ分離された3本のSTS1信号各々
の位相差を吸収するためのものである。弾性メモリ3に
格納された1番目のSTS1信号はそのままインタフェ
ース回路(IF)8に出力される。
バイトインタリーブ分離された3本のSTS1信号各々
の位相差を吸収するためのものである。弾性メモリ3に
格納された1番目のSTS1信号はそのままインタフェ
ース回路(IF)8に出力される。
【0027】一方、弾性メモリ4,5に夫々格納された
2番目及び3番目のSTS1信号は選択回路6,7に出
力される。選択回路6,7では弾性メモリ4,5に夫々
格納された2番目及び3番目のSTS1信号と弾性メモ
リ3に格納された1番目のSTS1信号とのうち一方を
選択してインタフェース回路9,10に出力する。
2番目及び3番目のSTS1信号は選択回路6,7に出
力される。選択回路6,7では弾性メモリ4,5に夫々
格納された2番目及び3番目のSTS1信号と弾性メモ
リ3に格納された1番目のSTS1信号とのうち一方を
選択してインタフェース回路9,10に出力する。
【0028】この場合、選択回路6,7では同期回路1
で検出された先頭ビットを基準として2番目及び3番目
のSTS1信号各々のポインタのH1*,H2*バイト
の位置を見付け、これらH1*,H2*バイトの位置で
1番目のSTS1信号のポインタのH1,H2バイトを
選択してインタフェース回路9,10に出力する。
で検出された先頭ビットを基準として2番目及び3番目
のSTS1信号各々のポインタのH1*,H2*バイト
の位置を見付け、これらH1*,H2*バイトの位置で
1番目のSTS1信号のポインタのH1,H2バイトを
選択してインタフェース回路9,10に出力する。
【0029】尚、H1*バイトは固定値の“10010
011”[以下、93(HEX)とする]であり、H2
*バイトは固定値の“11111111”[以下、FF
(HEX)とする]である。
011”[以下、93(HEX)とする]であり、H2
*バイトは固定値の“11111111”[以下、FF
(HEX)とする]である。
【0030】選択回路6,7では上記以外の位置では弾
性メモリ4,5に格納された2番目及び3番目のSTS
1信号をそのまま選択してインタフェース回路9,10
に出力する。
性メモリ4,5に格納された2番目及び3番目のSTS
1信号をそのまま選択してインタフェース回路9,10
に出力する。
【0031】したがって、インタフェース回路8〜10
では弾性メモリ3及び選択回路6,7からのSTS1信
号各々をクロスコネクト装置11でクロスコネクト可能
と判断するので、これらのSTS1信号各々はクロスコ
ネクト装置11でクロスコネクトされる。
では弾性メモリ3及び選択回路6,7からのSTS1信
号各々をクロスコネクト装置11でクロスコネクト可能
と判断するので、これらのSTS1信号各々はクロスコ
ネクト装置11でクロスコネクトされる。
【0032】図2において、インタフェース回路(I
F)12〜14はクロスコネクト装置11でクロスコネ
クトされたSTS1信号各々を同期回路15〜17に出
力する。同期回路15〜17はSTS1信号各々の先頭
ビットの検出を行い、先頭ビットを検出したタイミング
をメモリ18〜20に渡す。
F)12〜14はクロスコネクト装置11でクロスコネ
クトされたSTS1信号各々を同期回路15〜17に出
力する。同期回路15〜17はSTS1信号各々の先頭
ビットの検出を行い、先頭ビットを検出したタイミング
をメモリ18〜20に渡す。
【0033】メモリ18〜20は同期回路15〜17か
らの先頭ビットの検出タイミングを基に、クロスコネク
ト装置11でクロスコネクトされたSTS1信号を夫々
格納する。尚、メモリ18〜20はクロスコネクト装置
11でクロスコネクトされた3本のSTS1信号各々の
位相の同期をとるためのものである。
らの先頭ビットの検出タイミングを基に、クロスコネク
ト装置11でクロスコネクトされたSTS1信号を夫々
格納する。尚、メモリ18〜20はクロスコネクト装置
11でクロスコネクトされた3本のSTS1信号各々の
位相の同期をとるためのものである。
【0034】読出し制御回路21はメモリ18〜20及
び選択回路(SEL)24,25に夫々読出し制御信号
を出力し、メモリ18〜20に夫々格納されたSTS1
信号の読出しと選択回路24,25の選択動作とを制御
する。
び選択回路(SEL)24,25に夫々読出し制御信号
を出力し、メモリ18〜20に夫々格納されたSTS1
信号の読出しと選択回路24,25の選択動作とを制御
する。
【0035】この場合、選択回路24,25では読出し
制御回路21からの読出し制御信号によって2番目及び
3番目のSTS1信号のポインタのH1バイトの位置で
レジスタ22の93(HEX)を選択し、2番目及び3
番目のSTS1信号のポインタのH2バイトの位置でレ
ジスタ23のFF(HEX)を選択して多重回路26に
出力する。
制御回路21からの読出し制御信号によって2番目及び
3番目のSTS1信号のポインタのH1バイトの位置で
レジスタ22の93(HEX)を選択し、2番目及び3
番目のSTS1信号のポインタのH2バイトの位置でレ
ジスタ23のFF(HEX)を選択して多重回路26に
出力する。
【0036】選択回路24,25では上記以外の位置で
はメモリ19,20に格納された2番目及び3番目のS
TS1信号をそのまま選択して多重回路26に出力す
る。よって、多重回路26はメモリ18からの1番目の
STS1信号と、選択回路24,25からのポインタの
H1バイトが93(HEX)に、ポインタのH2バイト
がFF(HEX)に夫々付け替えられ2番目及び3番目
のSTS1信号とをバイトインタリーブ多重する。
はメモリ19,20に格納された2番目及び3番目のS
TS1信号をそのまま選択して多重回路26に出力す
る。よって、多重回路26はメモリ18からの1番目の
STS1信号と、選択回路24,25からのポインタの
H1バイトが93(HEX)に、ポインタのH2バイト
がFF(HEX)に夫々付け替えられ2番目及び3番目
のSTS1信号とをバイトインタリーブ多重する。
【0037】図3は本発明の一実施例でクロスコネクト
するコンカチネーション信号のオーバヘッドのフォーマ
ットを示す図である。図において、コンカチネーション
信号のオーバヘッドはセクションオーバヘッド(Sec
tion Overhead)とラインオーバヘッド
(Line Overhead)とからなるトランスポ
ートオーバヘッド(TRANSPORT OVERHE
AD)で構成されている。
するコンカチネーション信号のオーバヘッドのフォーマ
ットを示す図である。図において、コンカチネーション
信号のオーバヘッドはセクションオーバヘッド(Sec
tion Overhead)とラインオーバヘッド
(Line Overhead)とからなるトランスポ
ートオーバヘッド(TRANSPORT OVERHE
AD)で構成されている。
【0038】ここで、1番目のSTS1信号に対応する
H1,H2バイトは1番目のSTS1信号のデータ部の
ポインタであり、2番目及び3番目のSTS1信号各々
に対応するH1*,H2*バイトは2番目及び3番目の
STS1信号各々のデータ部のポインタである。
H1,H2バイトは1番目のSTS1信号のデータ部の
ポインタであり、2番目及び3番目のSTS1信号各々
に対応するH1*,H2*バイトは2番目及び3番目の
STS1信号各々のデータ部のポインタである。
【0039】しかしながら、コンカチネーション信号で
は2番目及び3番目のSTS1信号各々のデータ部が1
番目のSTS1信号のデータ部に連続しているため、そ
れらのポインタであるH1*,H2*バイトは固定値の
93(HEX)及びFF(HEX)となっている。
は2番目及び3番目のSTS1信号各々のデータ部が1
番目のSTS1信号のデータ部に連続しているため、そ
れらのポインタであるH1*,H2*バイトは固定値の
93(HEX)及びFF(HEX)となっている。
【0040】図4は図1の分離回路2で分離されたST
S1信号のフォーマットを示す図である。図4(a)は
分離回路2で分離された1番目のSTS1信号のフォー
マットを示し、図4(b)は分離回路2で分離された2
番目のSTS1信号のフォーマットを示し、図4(c)
は分離回路2で分離された3番目のSTS1信号のフォ
ーマットを示している。
S1信号のフォーマットを示す図である。図4(a)は
分離回路2で分離された1番目のSTS1信号のフォー
マットを示し、図4(b)は分離回路2で分離された2
番目のSTS1信号のフォーマットを示し、図4(c)
は分離回路2で分離された3番目のSTS1信号のフォ
ーマットを示している。
【0041】図5は図1のクロスコネクト装置11に入
力される2番目及び3番目のSTS1信号のフォーマッ
トを示す図である。図において、2番目及び3番目のS
TS1信号は各々のポインタのH1*,H2*バイトが
1番目のSTS1信号のポインタのH1,H2バイトに
選択回路6,7で置換えられている。
力される2番目及び3番目のSTS1信号のフォーマッ
トを示す図である。図において、2番目及び3番目のS
TS1信号は各々のポインタのH1*,H2*バイトが
1番目のSTS1信号のポインタのH1,H2バイトに
選択回路6,7で置換えられている。
【0042】すなわち、図4(b)に示す2番目のST
S1信号の場合、H1*,H2*バイトが1番目のST
S1信号のポインタのH1,H2バイトに置換えられ、
図5に示すようなフォーマットとなる。
S1信号の場合、H1*,H2*バイトが1番目のST
S1信号のポインタのH1,H2バイトに置換えられ、
図5に示すようなフォーマットとなる。
【0043】また、図4(c)に示す3番目のSTS1
信号の場合も、H1*,H2*バイトが1番目のSTS
1信号のポインタのH1,H2バイトに置換えられ、図
5に示すようなフォーマットとなる。
信号の場合も、H1*,H2*バイトが1番目のSTS
1信号のポインタのH1,H2バイトに置換えられ、図
5に示すようなフォーマットとなる。
【0044】これら図1〜図5を用いて本発明の一実施
例の動作について説明する。まず、コンカチネーション
信号が同期回路1に入力されると、同期回路1はその先
頭ビットの検出を行い、その検出結果を分離回路2及び
選択回路6,7に出力する。
例の動作について説明する。まず、コンカチネーション
信号が同期回路1に入力されると、同期回路1はその先
頭ビットの検出を行い、その検出結果を分離回路2及び
選択回路6,7に出力する。
【0045】分離回路2は同期回路1で検出された先頭
ビットを基準としてコンカチネーション信号を3本のS
TS1信号にバイトインタリーブ分離し、1番目のST
S1信号を弾性メモリ3に、2番目のSTS1信号を弾
性メモリ4に、3番目のSTS1信号を弾性メモリ5に
夫々出力する。
ビットを基準としてコンカチネーション信号を3本のS
TS1信号にバイトインタリーブ分離し、1番目のST
S1信号を弾性メモリ3に、2番目のSTS1信号を弾
性メモリ4に、3番目のSTS1信号を弾性メモリ5に
夫々出力する。
【0046】弾性メモリ3に格納された1番目のSTS
1信号はそのままインタフェース回路8に出力される
が、弾性メモリ4,5に夫々格納された2番目及び3番
目のSTS1信号は選択回路6,7に出力される。
1信号はそのままインタフェース回路8に出力される
が、弾性メモリ4,5に夫々格納された2番目及び3番
目のSTS1信号は選択回路6,7に出力される。
【0047】選択回路6,7では弾性メモリ4,5に夫
々格納された2番目及び3番目のSTS1信号と弾性メ
モリ3に格納された1番目のSTS1信号とのうち一方
を選択してインタフェース回路9,10に出力する。
々格納された2番目及び3番目のSTS1信号と弾性メ
モリ3に格納された1番目のSTS1信号とのうち一方
を選択してインタフェース回路9,10に出力する。
【0048】この場合、選択回路6,7では同期回路1
で検出された先頭ビットを基準として2番目及び3番目
のSTS1信号各々のポインタのH1*,H2*バイト
の位置を見付け、これらH1*,H2*バイトの位置で
1番目のSTS1信号のポインタのH1,H2バイトを
選択してインタフェース回路9,10に出力する。
で検出された先頭ビットを基準として2番目及び3番目
のSTS1信号各々のポインタのH1*,H2*バイト
の位置を見付け、これらH1*,H2*バイトの位置で
1番目のSTS1信号のポインタのH1,H2バイトを
選択してインタフェース回路9,10に出力する。
【0049】よって、図4(b),(c)に示す2番目
及び3番目のSTS1信号のH1*,H2*バイトは1
番目のSTS1信号のポインタのH1,H2バイトに置
換えられるので、そのフォーマットは図5に示すような
フォーマットとなる。
及び3番目のSTS1信号のH1*,H2*バイトは1
番目のSTS1信号のポインタのH1,H2バイトに置
換えられるので、そのフォーマットは図5に示すような
フォーマットとなる。
【0050】選択回路6,7では上記以外の位置では弾
性メモリ4,5に格納された2番目及び3番目のSTS
1信号をそのまま選択してインタフェース回路9,10
に出力する。
性メモリ4,5に格納された2番目及び3番目のSTS
1信号をそのまま選択してインタフェース回路9,10
に出力する。
【0051】したがって、インタフェース回路8〜10
では弾性メモリ3及び選択回路6,7からのSTS1信
号各々をクロスコネクト装置11でクロスコネクト可能
と判断するので、これらのSTS1信号各々はクロスコ
ネクト装置11でクロスコネクトされる。
では弾性メモリ3及び選択回路6,7からのSTS1信
号各々をクロスコネクト装置11でクロスコネクト可能
と判断するので、これらのSTS1信号各々はクロスコ
ネクト装置11でクロスコネクトされる。
【0052】クロスコネクト装置11でクロスコネクト
されたSTS1信号各々はインタフェース回路12〜1
4を介して同期回路15〜17に出力される。同期回路
15〜17はSTS1信号各々の先頭ビットの検出を行
い、先頭ビットを検出したタイミングをメモリ18〜2
0に渡す。
されたSTS1信号各々はインタフェース回路12〜1
4を介して同期回路15〜17に出力される。同期回路
15〜17はSTS1信号各々の先頭ビットの検出を行
い、先頭ビットを検出したタイミングをメモリ18〜2
0に渡す。
【0053】メモリ18〜20は同期回路15〜17か
らの先頭ビットの検出タイミングを基に、クロスコネク
ト装置11でクロスコネクトされたSTS1信号を夫々
格納する。
らの先頭ビットの検出タイミングを基に、クロスコネク
ト装置11でクロスコネクトされたSTS1信号を夫々
格納する。
【0054】読出し制御回路21はメモリ18〜20及
び選択回路24,25に夫々読出し制御信号を出力し、
メモリ18〜20に夫々格納されたSTS1信号の読出
しと選択回路24,25の選択動作とを制御する。
び選択回路24,25に夫々読出し制御信号を出力し、
メモリ18〜20に夫々格納されたSTS1信号の読出
しと選択回路24,25の選択動作とを制御する。
【0055】この場合、選択回路24,25では読出し
制御回路21からの読出し制御信号によって2番目及び
3番目のSTS1信号のポインタのH1バイトの位置で
レジスタ22の93(HEX)を選択し、2番目及び3
番目のSTS1信号のポインタのH2バイトの位置でレ
ジスタ23のFF(HEX)を選択して多重回路26に
出力する。
制御回路21からの読出し制御信号によって2番目及び
3番目のSTS1信号のポインタのH1バイトの位置で
レジスタ22の93(HEX)を選択し、2番目及び3
番目のSTS1信号のポインタのH2バイトの位置でレ
ジスタ23のFF(HEX)を選択して多重回路26に
出力する。
【0056】よって、図5に示すようなフォーマットに
置換えられてクロスコネクト装置11でクロスコネクト
された2番目及び3番目のSTS1信号のH1,H2バ
イトはH1*,H2*バイトに置換えられ、図4
(b),(c)に示すようなフォーマットに戻る。
置換えられてクロスコネクト装置11でクロスコネクト
された2番目及び3番目のSTS1信号のH1,H2バ
イトはH1*,H2*バイトに置換えられ、図4
(b),(c)に示すようなフォーマットに戻る。
【0057】一方、選択回路24,25では上記以外の
位置ではメモリ19,20に格納された2番目及び3番
目のSTS1信号をそのまま選択して多重回路26に出
力する。
位置ではメモリ19,20に格納された2番目及び3番
目のSTS1信号をそのまま選択して多重回路26に出
力する。
【0058】したがって、多重回路26はメモリ18か
らの1番目のSTS1信号と、選択回路24,25から
のポインタのH1バイトが93(HEX)に、ポインタ
のH2バイトがFF(HEX)に夫々付け替えられ2番
目及び3番目のSTS1信号とをバイトインタリーブ多
重する。
らの1番目のSTS1信号と、選択回路24,25から
のポインタのH1バイトが93(HEX)に、ポインタ
のH2バイトがFF(HEX)に夫々付け替えられ2番
目及び3番目のSTS1信号とをバイトインタリーブ多
重する。
【0059】このように、分離回路2で3本のSTS1
信号にバイトインタリーブ分離された信号のうち2番目
及び3番目のSTS1信号のH1*,H2*バイトを選
択回路6,7で1番目のSTS1信号のH1,H2バイ
トに置換えてからクロスコネクト装置11でクロスコネ
クトし、クロスコネクトされた2番目及び3番目のST
S1信号各々のH1,H2バイトを選択回路24,25
で予め設定されたH1*,H2*バイトに置換えてから
多重回路26でバイトインタリーブ多重することによっ
て、3本のSTS1信号を多重したSTS3信号と同等
のデータ量を一単位とするコンカチネーション信号のク
ロスコネクトが可能となり、当該コンカチネーション信
号の伝送を可能とすることができる。
信号にバイトインタリーブ分離された信号のうち2番目
及び3番目のSTS1信号のH1*,H2*バイトを選
択回路6,7で1番目のSTS1信号のH1,H2バイ
トに置換えてからクロスコネクト装置11でクロスコネ
クトし、クロスコネクトされた2番目及び3番目のST
S1信号各々のH1,H2バイトを選択回路24,25
で予め設定されたH1*,H2*バイトに置換えてから
多重回路26でバイトインタリーブ多重することによっ
て、3本のSTS1信号を多重したSTS3信号と同等
のデータ量を一単位とするコンカチネーション信号のク
ロスコネクトが可能となり、当該コンカチネーション信
号の伝送を可能とすることができる。
【0060】尚、本発明の一実施例ではロジックの信号
であるSTS1信号及びSTS3信号について述べた
が、これらSTS1信号及びSTS3信号に対応する物
理的な信号であるOC1信号及びOC3信号についても
光信号から電気信号への変換あるいは電気信号から光信
号への変換を行うことで同様に扱うことができるのは明
白であり、これに限定されない。
であるSTS1信号及びSTS3信号について述べた
が、これらSTS1信号及びSTS3信号に対応する物
理的な信号であるOC1信号及びOC3信号についても
光信号から電気信号への変換あるいは電気信号から光信
号への変換を行うことで同様に扱うことができるのは明
白であり、これに限定されない。
【0061】
【発明の効果】以上説明したように本発明によれば、所
定データ量の第1の伝送データを多重してなる多重デー
タと同等のデータ量を一単位とする第2の伝送データの
入力時に、当該第2の伝送データをバイトインタリーブ
分離した第2番目以降の分離データ各々のデータ格納領
域の先頭アドレスを示すポインタ情報を第1番目の分離
データのポインタ情報で置換えてからクロスコネクト
し、クロスコネクトされた第2番目以降の分離データ各
々のポインタ情報を予め設定された特定値で置換えてか
らバイトインタリーブ多重することによって、上記第2
の伝送データであるコンカチネーション信号のクロスコ
ネクトを可能とし、当該コンカチネーション信号の伝送
を可能とすることができるという効果がある。
定データ量の第1の伝送データを多重してなる多重デー
タと同等のデータ量を一単位とする第2の伝送データの
入力時に、当該第2の伝送データをバイトインタリーブ
分離した第2番目以降の分離データ各々のデータ格納領
域の先頭アドレスを示すポインタ情報を第1番目の分離
データのポインタ情報で置換えてからクロスコネクト
し、クロスコネクトされた第2番目以降の分離データ各
々のポインタ情報を予め設定された特定値で置換えてか
らバイトインタリーブ多重することによって、上記第2
の伝送データであるコンカチネーション信号のクロスコ
ネクトを可能とし、当該コンカチネーション信号の伝送
を可能とすることができるという効果がある。
【図1】本発明の一実施例によるクロスコネクト装置の
分離装置側の構成を示すブロック図である。
分離装置側の構成を示すブロック図である。
【図2】本発明の一実施例によるクロスコネクト装置の
多重装置側の構成を示すブロック図である。
多重装置側の構成を示すブロック図である。
【図3】本発明の一実施例でクロスコネクトするコンカ
チネーション信号のオーバヘッドのフォーマットを示す
図である。
チネーション信号のオーバヘッドのフォーマットを示す
図である。
【図4】(a)は図1の分離回路で分離された1番目の
STS1信号のフォーマットを示す図、(b)は図1の
分離回路で分離された2番目のSTS1信号のフォーマ
ットを示す図、(c)は図1の分離回路で分離された3
番目のSTS1信号のフォーマットを示す図である。
STS1信号のフォーマットを示す図、(b)は図1の
分離回路で分離された2番目のSTS1信号のフォーマ
ットを示す図、(c)は図1の分離回路で分離された3
番目のSTS1信号のフォーマットを示す図である。
【図5】図1のクロスコネクト装置に入力される2番目
及び3番目のSTS1信号のフォーマットを示す図であ
る。
及び3番目のSTS1信号のフォーマットを示す図であ
る。
【図6】従来例のクロスコネクト装置の分離装置側の構
成を示すブロック図である。
成を示すブロック図である。
【図7】従来例のクロスコネクト装置の多重装置側の構
成を示すブロック図である。
成を示すブロック図である。
【図8】従来例のSTS1信号のオーバヘッドのフォー
マットを示す図である。
マットを示す図である。
【図9】従来例のSTS3信号のオーバヘッドのフォー
マットを示す図である。
マットを示す図である。
1,15〜17 同期回路 2 分離回路 3〜5 弾性メモリ 6,7,24,25 選択回路 8〜10,12〜14 インタフェース回路 11 クロスコネクト装置 18〜20 メモリ 21 読出し制御回路 22,23 レジスタ 26 多重回路
Claims (2)
- 【請求項1】 所定データ量の複数の第1の伝送データ
を多重しかつ第1番目の前記第1の伝送データのデータ
格納領域の先頭アドレスを示すポインタ情報と第2番目
以降の前記第1の伝送データの前記ポインタ情報の位置
に配設された固定値とをオーバヘッド内に含む第2の伝
送データを前記複数の第1の伝送データにバイトインタ
リーブ分離する分離手段と、前記分離手段でバイトインタリーブ分離された前記第2
番目以降の第1の伝送データ各々のポインタ情報の位置
に配設された前記固定値をクロスコネクト可能と判断さ
れる前記第1番目の第1の伝送データのポインタ情報で
置換える手段と、 前記分離手段でバイトインタリーブ分離された前記第1
番目の第1の伝送データ及び前記固定値が前記第1番目
の第1の伝送データのポインタ情報で置換えられた前記
第2番目以降の第1の伝送データをクロスコネクトする
クロスコネクト手段と、前記クロスコネクト手段でクロスコネクトされた前記第
2番目以降の第1の伝送データ各々のポインタ情報を前
記固定値で置換える手段と、 前記クロスコネクト手段でクロスコネクトされた前記第
1番目の第1の伝送データ及び前記ポインタ情報が前記
固定値で置換えられた前記第2番目以降の第1の伝送デ
ータをバイトインタリーブ多重する多重手段とを有する
ことを特徴とするクロスコネクト装置。 - 【請求項2】 各々予め設定されオーバヘッドのフォー
マットを有する所定データ量の3本の伝送信号を多重し
かつ第1番目の前記伝送信号のデータ格納領域の先頭ア
ドレスを示すポインタ情報と第2番目以降の前記伝送信
号の前記ポインタ情報の位置に配設された固定値とをオ
ーバヘッド内に含む多重信号を前記3本の伝送信号各々
にバイトインタリーブ分離する分離手段と、前記多重信号を前記分離手段でバイトインタリーブ分離
して得た3本の伝送信号のうち前記第2番目及び第3番
目の伝送信号各々の前記ポインタ情報の位置に配設され
た固定値をクロスコネクト可能と判断される前記第1番
目の伝送信号のポインタ情報で置換える手段と、 前記分離手段でバイトインタリーブ分離された前記第1
番目の伝送信号及び前記固定値が前記第1番目の伝送信
号のポインタ情報で置換えられた前記第2番目以降の伝
送信号を前記伝送信号単位にクロスコネクトするクロス
コネクト手段と、前記クロスコネクト手段でクロスコネクトされた前記第
2番目及び第3番目の伝送信号各々のポインタ情報を前
記固定値で置換える手段と、 前記クロスコネクト手段でクロスコネクトされた前記第
1番目の伝送信号及び前記ポインタ情報が前記固定値で
置換えられた前記第2番目以降の第1の伝送信号をバイ
トインタリーブ多重する多重手段とを有することを特徴
とするクロスコネクト装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5304685A JP2600596B2 (ja) | 1993-11-10 | 1993-11-10 | クロスコネクト装置 |
US08/339,197 US5537405A (en) | 1993-11-10 | 1994-11-10 | Cross-connecting module |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5304685A JP2600596B2 (ja) | 1993-11-10 | 1993-11-10 | クロスコネクト装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07135673A JPH07135673A (ja) | 1995-05-23 |
JP2600596B2 true JP2600596B2 (ja) | 1997-04-16 |
Family
ID=17935992
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5304685A Expired - Lifetime JP2600596B2 (ja) | 1993-11-10 | 1993-11-10 | クロスコネクト装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5537405A (ja) |
JP (1) | JP2600596B2 (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3563127B2 (ja) | 1994-11-09 | 2004-09-08 | 富士通株式会社 | トラヒック制御方式 |
US5984785A (en) | 1995-05-10 | 1999-11-16 | Nintendo Co., Ltd. | Operating device with analog joystick |
DE69638186D1 (de) | 1995-10-09 | 2010-07-01 | Nintendo Co Ltd | Dreidimensionales Bildverarbeitungssystem |
KR0171029B1 (ko) * | 1996-06-28 | 1999-03-30 | 정선종 | 파이/4 전이 큐.피.에스.케이(qpsk) 변조기용 펄스 성형 필터 |
JP3655438B2 (ja) * | 1997-07-17 | 2005-06-02 | 任天堂株式会社 | ビデオゲームシステム |
US6160819A (en) * | 1998-02-19 | 2000-12-12 | Gte Internetworking Incorporated | Method and apparatus for multiplexing bytes over parallel communications links using data slices |
JP3490611B2 (ja) | 1998-07-02 | 2004-01-26 | 富士通株式会社 | バーチャルコンカチチャネル管理方法及びこれに用いられる伝送装置 |
JP3705942B2 (ja) | 1998-10-30 | 2005-10-12 | 富士通株式会社 | クロスコネクトスイッチ |
US7016357B1 (en) * | 1999-10-26 | 2006-03-21 | Ciena Corporation | Methods and apparatus for arbitrary concatenation in a switch |
US6743104B1 (en) | 1999-11-18 | 2004-06-01 | Nintendo Co., Ltd. | Portable game machine |
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1994
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