JP2680141B2 - フレーム同期方法及びその回路 - Google Patents
フレーム同期方法及びその回路Info
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- JP2680141B2 JP2680141B2 JP1257670A JP25767089A JP2680141B2 JP 2680141 B2 JP2680141 B2 JP 2680141B2 JP 1257670 A JP1257670 A JP 1257670A JP 25767089 A JP25767089 A JP 25767089A JP 2680141 B2 JP2680141 B2 JP 2680141B2
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- JP
- Japan
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- address
- circuit
- memory
- frame
- input data
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、多点監視フレーム同期方式のフレーム同期
回路において、特にデータの遅延挿脱によるスリップ制
御およびデータ配置変換の機能を備えたフレーム同期回
路に関する。
回路において、特にデータの遅延挿脱によるスリップ制
御およびデータ配置変換の機能を備えたフレーム同期回
路に関する。
１次群（1.544Mb/s）伝送路のインタフェース部の機
能には、多点監視方式によるフレーム同期、遅延挿脱方
式によるスリップ制御、入力データの集中分散配置変換
の３つがある。従来の多点監視フレーム同期方式の同期
回路は、NTT施設1981,VOL33,No11,100頁，図24に記載さ
れる様に、その機能を実現するためメモリが必要であ
る。遅延挿脱によるスリップ制御は、同102頁，図29に
記載の様に、遅延素子を必要とし、この遅延素子として
通常はメモリを使用している。また、集中分散配置変換
には同97頁，図18のTSIの様なメモリが必要である。
能には、多点監視方式によるフレーム同期、遅延挿脱方
式によるスリップ制御、入力データの集中分散配置変換
の３つがある。従来の多点監視フレーム同期方式の同期
回路は、NTT施設1981,VOL33,No11,100頁，図24に記載さ
れる様に、その機能を実現するためメモリが必要であ
る。遅延挿脱によるスリップ制御は、同102頁，図29に
記載の様に、遅延素子を必要とし、この遅延素子として
通常はメモリを使用している。また、集中分散配置変換
には同97頁，図18のTSIの様なメモリが必要である。
上記従来技術は、インタフェース部の３つの機能（フ
レームパターン検出機能、データの遅延挿脱によるスリ
ップ制御機能、入力データの集中分散配置変換機能）を
実現するために、各々別個のメモリが必要のため、イン
タフェース部をLSI等の高集積回路で構成する場合、ハ
ード規模が大きくなり、実装面やコストの点で問題があ
った。
レームパターン検出機能、データの遅延挿脱によるスリ
ップ制御機能、入力データの集中分散配置変換機能）を
実現するために、各々別個のメモリが必要のため、イン
タフェース部をLSI等の高集積回路で構成する場合、ハ
ード規模が大きくなり、実装面やコストの点で問題があ
った。
本発明の目的は、ハード規模が小さく高集積化に有利
な、スリップ制御機能、データ配置変換機能を具備した
多点監視方式のフレーム同期回路を提供することにあ
る。
な、スリップ制御機能、データ配置変換機能を具備した
多点監視方式のフレーム同期回路を提供することにあ
る。
上記目的を達成するために、多点監視方式のフレーム
同期回路において、そのフレームパターン検出時に使用
するメモリのアドレス制御を、同期はずれ状態時には、
フレームパターン検出の為、シーケンシャル読み出し／
書き込みで制御した、一方、同期状態時には、シーケン
シャル書き込み／ランダム読み出し制御にし、この読み
出しアドレスをデータ配置変換およびデータ遅延情報を
有したアドレス値にすることによって、多点監視用メモ
リをスリップ制御の遅延素子としてまた、データ配置変
換用メモリとして共有化し、制御したものである。
同期回路において、そのフレームパターン検出時に使用
するメモリのアドレス制御を、同期はずれ状態時には、
フレームパターン検出の為、シーケンシャル読み出し／
書き込みで制御した、一方、同期状態時には、シーケン
シャル書き込み／ランダム読み出し制御にし、この読み
出しアドレスをデータ配置変換およびデータ遅延情報を
有したアドレス値にすることによって、多点監視用メモ
リをスリップ制御の遅延素子としてまた、データ配置変
換用メモリとして共有化し、制御したものである。
さらに上記目的は、同期はずれ時には、特定の位相に
依存するフレームパターンを探すため、入力データが１
ビットづつシフトするように前記メモリに入力される書
き込みおよび読み出しアドレス信号を制御、出力し、一
方、同期確立時にはデータの配置変換および前記データ
遅延挿脱信号により、データ遅延情報を有した該アドレ
ス信号を制御、出力するメモリ制御回路をフレーム同期
回路に設けることにより達成される。
依存するフレームパターンを探すため、入力データが１
ビットづつシフトするように前記メモリに入力される書
き込みおよび読み出しアドレス信号を制御、出力し、一
方、同期確立時にはデータの配置変換および前記データ
遅延挿脱信号により、データ遅延情報を有した該アドレ
ス信号を制御、出力するメモリ制御回路をフレーム同期
回路に設けることにより達成される。
同期はずれ状態（ハンチング期間）時には、フレーム
ビット周期（ｍビット）毎に存在するｎ点のフレームパ
ターンを検出するため、入力データをｍビット毎に同一
アドレスのｎワードに順次書き込み又、読み出されたｎ
個のデータをフレームパターンと比較しフレームパター
ンを検出し、同期復帰する。しかし、ながら非同期はず
れ状態（同期確立、前方保護、後方保護期間）時には、
ｍ×ｎビット全データをメモリに書き込む必要はなく、
ｍビット毎に入力されるフレームビット１ビットをｎ点
監視すればよいので、メモリは不要となる。そこで、非
同期はずれ状態時には、メモリをスリップ制御の遅延素
子およびデータ配置変換用のメモリとして利用する。こ
のためには、メモリの読み出しアドレスを、書き込みア
ドレスに対応したデータ遅延およびデータ配置変換情報
を有したアドレス値にすることにより実現する。
ビット周期（ｍビット）毎に存在するｎ点のフレームパ
ターンを検出するため、入力データをｍビット毎に同一
アドレスのｎワードに順次書き込み又、読み出されたｎ
個のデータをフレームパターンと比較しフレームパター
ンを検出し、同期復帰する。しかし、ながら非同期はず
れ状態（同期確立、前方保護、後方保護期間）時には、
ｍ×ｎビット全データをメモリに書き込む必要はなく、
ｍビット毎に入力されるフレームビット１ビットをｎ点
監視すればよいので、メモリは不要となる。そこで、非
同期はずれ状態時には、メモリをスリップ制御の遅延素
子およびデータ配置変換用のメモリとして利用する。こ
のためには、メモリの読み出しアドレスを、書き込みア
ドレスに対応したデータ遅延およびデータ配置変換情報
を有したアドレス値にすることにより実現する。
以上の方法により、従来よりハード規模を縮小したス
リップ制御、データ配置変換機能を備えたフレーム同期
回路が実現できる。
リップ制御、データ配置変換機能を備えたフレーム同期
回路が実現できる。
以下、本発明の一実施例を図面を参照して説明する。
第１図は、本発明の一実施例に係る（ｎ＋１）多点監
視方式フレーム同期回路のブロック構成図である。入力
端子１よりフレームビット周期がｍビットの集中配置デ
ータが入力され、該入力データは、メモリ２のD1ワード
に書き込まれる。メモリ２では、RAM制御回路３からの
書き込み／読み出しアドレスの制御により、同期外れ時
のフレームパターンハンチング動作、入力データの集中
分散配置変換動作、データの遅延挿脱によるスリップ制
御動作を実現する。該メモリ２とRAM制御回路３の詳細
図を第２図に示す。また、第２図の回路のタイミングチ
ャート図を第３図に示す。該RAM制御回路３は、第２図
で示すように、入力データと同速度でシーケンシャルカ
ウントするアドレス生成カウンタ４と、該アドレスカウ
ンタ４よりデータ遅延ビットだけ遅れてカウントするア
ドレス生成カウンタ５の２種のカウンタを有している。
該アドレス生成カウンタ４のカウンタ値６は、同期外れ
時のフレームパターンハンチング動作における書き込み
／読み出しアドレスとして選択回路７により選択され該
メモリ２のアドレスへ出力される。この時のメモリ２の
動作を第３図および第４図に示す。第３図のRAM用アド
レス（同期はずれ時）に示すように、同期はずれ時には
同一シーケンシャルアドルスの前半に読み出し動作を、
後半に書き込み動作を行なう。この時、該メモリ２の入
出力データD1〜Dnの制御は、第４図（ｉ）のような、Ａ
〜Ｄフレームから成る４多点監視の場合、アドレス値１
のとき第４図（ii）のようにデータを読み出し、際デー
タd0を含めた４ビットを第１図のパターン検出部８へ出
力する。そして、書き込み時にはD0〜D2のデータをD1〜
D3へシフトさせ同一アドレスに書き込みを行なう。次に
アドレス値２のときも入力データd1に対し同様な動作を
行なう。このような動作を（ｍ×４）ビット間行なうこ
とにより、該パターン検出部８では入力データ系列中の
フレームパターンのハンチングが可能となる。
視方式フレーム同期回路のブロック構成図である。入力
端子１よりフレームビット周期がｍビットの集中配置デ
ータが入力され、該入力データは、メモリ２のD1ワード
に書き込まれる。メモリ２では、RAM制御回路３からの
書き込み／読み出しアドレスの制御により、同期外れ時
のフレームパターンハンチング動作、入力データの集中
分散配置変換動作、データの遅延挿脱によるスリップ制
御動作を実現する。該メモリ２とRAM制御回路３の詳細
図を第２図に示す。また、第２図の回路のタイミングチ
ャート図を第３図に示す。該RAM制御回路３は、第２図
で示すように、入力データと同速度でシーケンシャルカ
ウントするアドレス生成カウンタ４と、該アドレスカウ
ンタ４よりデータ遅延ビットだけ遅れてカウントするア
ドレス生成カウンタ５の２種のカウンタを有している。
該アドレス生成カウンタ４のカウンタ値６は、同期外れ
時のフレームパターンハンチング動作における書き込み
／読み出しアドレスとして選択回路７により選択され該
メモリ２のアドレスへ出力される。この時のメモリ２の
動作を第３図および第４図に示す。第３図のRAM用アド
レス（同期はずれ時）に示すように、同期はずれ時には
同一シーケンシャルアドルスの前半に読み出し動作を、
後半に書き込み動作を行なう。この時、該メモリ２の入
出力データD1〜Dnの制御は、第４図（ｉ）のような、Ａ
〜Ｄフレームから成る４多点監視の場合、アドレス値１
のとき第４図（ii）のようにデータを読み出し、際デー
タd0を含めた４ビットを第１図のパターン検出部８へ出
力する。そして、書き込み時にはD0〜D2のデータをD1〜
D3へシフトさせ同一アドレスに書き込みを行なう。次に
アドレス値２のときも入力データd1に対し同様な動作を
行なう。このような動作を（ｍ×４）ビット間行なうこ
とにより、該パターン検出部８では入力データ系列中の
フレームパターンのハンチングが可能となる。
該パターン検出部８では、フレームパターンとの一致
／不一致情報をフレーム同期保護部９へ出力し、該フレ
ーム同期保護部９では、同期保護を行ない同期外れ／同
期確立情報を該RAM制御部３へ出力する。ここで、同期
が確立した場合には、（ｎ＋１）点のデータを一度に比
較する必要はなく、ｍビット毎に入力されるフレームビ
ット１ビットを該パターン検出部８へとりこみ、ｍ×
（ｎ＋１）ビット毎にフレームパターンを監視すればよ
い。ここで、同期確立時には該メモリ２のアドレス制御
を前述した制御から変えることにより、入力データの集
中分散配置変換動作およびデータの遅延挿脱によるスリ
ップ制御動作を行なう。第５図にその原理図を示す。第
５図に示すように、入力データの各々のフレームに対応
し書き込み／読み出し動作を行なう。データ遅延の要求
がない場合には、ダブルバッファー形式で入力データ２
フレームの各々のフレームに対応し、第３図のRAM用ア
ドレス（同期確立時）に示すように、シーケンシャルア
ドレス書き込み（WRITE）、ランダムアドレス読み出し
（READ）を行なう。次にデータ遅延要求時には、トリプ
ルバッファー形式で入力データ３フレームの各々のフレ
ームに対応し第３図のRAM用アドレス（同期確立時）に
示すように、シーケンシャルアドレス書き込み（WRIT
E）、ランダムアドレス読み出し（READ）を行なう。こ
の時、同一フレーム用メモリの書き込みと読み出しのタ
イミングをデータ遅延量分だけ遅らせることにより、デ
ータ遅延を実現する。この原理に基づいた該RAM制御部
３の構成図を第２図に示す。書き込みアドレスは、該ア
ドレス生成カウンタ４のカウンタ値６を利用する。次
に、読み出しアドレスは、分散配置読み出しアドレス生
成部より出力されるアドレス値12を利用する。該分散配
置読み出しアドレス生成部10では、選択回路11より入力
されるカウンタ値13に対応した分散配置用アドレスを生
成する。該カウンタ値13は、データ遅延の要求がない場
合には、該アドレス生成カウンタ４からのカウンタ値６
が又、遅延要求がある場合には、該アドレス生成カウン
タ５のカウンタ値14が選択回路部11で選択され使用され
る。このような、制御方法により、該RAM制御部３から
のアドレスにより制御される該メモリ２のD1ワードから
データは、分散配置変換および遅延挿脱が可能となる。
該データは、第１図の位相整合部15へ出力される。該位
相整合部15は、ES（エラスティクストアメモリ）等で実
現され、この書き込み／読み出し信号を制御することに
より位相整合を実現する。また、この信号を位相監視部
16で監視しスリップの危険性がある場合には、データの
遅延挿脱要求信号を該RAM制御部３へ出力する。
／不一致情報をフレーム同期保護部９へ出力し、該フレ
ーム同期保護部９では、同期保護を行ない同期外れ／同
期確立情報を該RAM制御部３へ出力する。ここで、同期
が確立した場合には、（ｎ＋１）点のデータを一度に比
較する必要はなく、ｍビット毎に入力されるフレームビ
ット１ビットを該パターン検出部８へとりこみ、ｍ×
（ｎ＋１）ビット毎にフレームパターンを監視すればよ
い。ここで、同期確立時には該メモリ２のアドレス制御
を前述した制御から変えることにより、入力データの集
中分散配置変換動作およびデータの遅延挿脱によるスリ
ップ制御動作を行なう。第５図にその原理図を示す。第
５図に示すように、入力データの各々のフレームに対応
し書き込み／読み出し動作を行なう。データ遅延の要求
がない場合には、ダブルバッファー形式で入力データ２
フレームの各々のフレームに対応し、第３図のRAM用ア
ドレス（同期確立時）に示すように、シーケンシャルア
ドレス書き込み（WRITE）、ランダムアドレス読み出し
（READ）を行なう。次にデータ遅延要求時には、トリプ
ルバッファー形式で入力データ３フレームの各々のフレ
ームに対応し第３図のRAM用アドレス（同期確立時）に
示すように、シーケンシャルアドレス書き込み（WRIT
E）、ランダムアドレス読み出し（READ）を行なう。こ
の時、同一フレーム用メモリの書き込みと読み出しのタ
イミングをデータ遅延量分だけ遅らせることにより、デ
ータ遅延を実現する。この原理に基づいた該RAM制御部
３の構成図を第２図に示す。書き込みアドレスは、該ア
ドレス生成カウンタ４のカウンタ値６を利用する。次
に、読み出しアドレスは、分散配置読み出しアドレス生
成部より出力されるアドレス値12を利用する。該分散配
置読み出しアドレス生成部10では、選択回路11より入力
されるカウンタ値13に対応した分散配置用アドレスを生
成する。該カウンタ値13は、データ遅延の要求がない場
合には、該アドレス生成カウンタ４からのカウンタ値６
が又、遅延要求がある場合には、該アドレス生成カウン
タ５のカウンタ値14が選択回路部11で選択され使用され
る。このような、制御方法により、該RAM制御部３から
のアドレスにより制御される該メモリ２のD1ワードから
データは、分散配置変換および遅延挿脱が可能となる。
該データは、第１図の位相整合部15へ出力される。該位
相整合部15は、ES（エラスティクストアメモリ）等で実
現され、この書き込み／読み出し信号を制御することに
より位相整合を実現する。また、この信号を位相監視部
16で監視しスリップの危険性がある場合には、データの
遅延挿脱要求信号を該RAM制御部３へ出力する。
以上のように本実施例によれば、（ｎ＋１）点監視用
のメモリをスリップ制御の遅延素子用および集中分散配
置変換用のメモリとして共用化することにより、経済
化、高集積化に有利となる。
のメモリをスリップ制御の遅延素子用および集中分散配
置変換用のメモリとして共用化することにより、経済
化、高集積化に有利となる。
また、入力データを複数ハイウェイの多重化データと
し、ランダム読み出し制御により回線設定用メモリとの
共用も可能となる。
し、ランダム読み出し制御により回線設定用メモリとの
共用も可能となる。
本発明によれば、多点監視方式のフレーム同期回路に
おいて、同期状態時と同期はずれ状態時とに分けて、選
択手段によりメモリの書き込み／読み出し制御を変える
ことにより、１つのメモリで、多点監視用メモリとスリ
ップ制御の遅延素子用メモリと、データ配置変換用メモ
リとを共用化できるので、経済化およびLSI等の高集積
化に有利である。
おいて、同期状態時と同期はずれ状態時とに分けて、選
択手段によりメモリの書き込み／読み出し制御を変える
ことにより、１つのメモリで、多点監視用メモリとスリ
ップ制御の遅延素子用メモリと、データ配置変換用メモ
リとを共用化できるので、経済化およびLSI等の高集積
化に有利である。
第１図は本発明の一実施例に係る（ｎ＋１）多点監視方
式フレーム同期回路のブロック構成図、第２図は第１図
におけるメモリ部とRAM制御部の詳細図、第３図はメモ
リ部のタイミングチャート図、第４図は同期はずれ状態
におけるRAM制御方法説明図、第５図は同期確立状態に
おけるRAM制御方法説明図である。 １……データ入力端子、２……メモリ（RAM）、３……R
AM制御部、４……アドレス生成カウンタ、５……アドレ
ス生成カウンタ（データ遅延用）、８……パターン検出
部、10……分散配置アドレス生成部、16……位相監視
部。
式フレーム同期回路のブロック構成図、第２図は第１図
におけるメモリ部とRAM制御部の詳細図、第３図はメモ
リ部のタイミングチャート図、第４図は同期はずれ状態
におけるRAM制御方法説明図、第５図は同期確立状態に
おけるRAM制御方法説明図である。 １……データ入力端子、２……メモリ（RAM）、３……R
AM制御部、４……アドレス生成カウンタ、５……アドレ
ス生成カウンタ（データ遅延用）、８……パターン検出
部、10……分散配置アドレス生成部、16……位相監視
部。
Claims (2)
- 【請求項１】入力データを蓄積するメモリと前記入力デ
ータを構成するフレーム内に含まれる所定のフレームパ
ターンを検出する検出回路と前記メモリの書き込みアド
レスと読み出しアドレスを生成するメモリ制御回路とを
備え、前記メモリに蓄積された入力データから前記フレ
ームパターンを検出して通信装置に入力する前記入力デ
ータのフレーム同期をとるフレーム同期回路において、 前記メモリ制御回路に第１のシーケンシャルアドレスを
生成する第１のアドレス生成回路と前記第１のシーケン
シャルアドレスを所定の値だけ遅らせた第２のシーケン
シャルアドレスを生成する第２のアドレス生成回路と前
記第１または第２のシーケンシャルアドレスを選択する
第１の選択回路と第１の選択回路で選択された前記第１
または第２のシーケンシャルアドレスをランダムアドレ
スに変換する変換回路と前記第１のシーケンシャルアド
レスまたは前記ランダムアドレスを選択する第２の選択
回路とを備え、 フレーム同期外れ時には、前記第１のシーケンシャルア
ドレスで前記入力データを前記メモリにシーケンシャル
書き込みとシーケンシャル読み出すことで前記メモリに
蓄積された入力データから前記フレームパターンを検出
するフレーム同期の確立を行い、 フレーム同期時には、前記第１のシーケンシャルアドレ
スで前記入力データを前記メモリにシーケンシャルに書
き込み、前記ランダムアドレスで前記入力データを前記
メモリからランダムに読み出し、前記入力データを所定
の順序で前記通信装置に入力し、 さらに、前記通信装置から入力データの遅延が要求され
た場合、前記変換回路で変換するアドレスを前記第１の
選択回路を用いて前記第２のシーケンシャルアドレスに
切替え前記入力データを遅延させることを特徴とするフ
レーム同期回路。 - 【請求項２】入力データを入力し、フレームビット同期
毎のｎ個のデータを１ビットづつシフトしながら出力す
るメモリと、前記メモリから出力された前記ｎ個のデー
タをフレームパターンと比較し、一致、不一致の結果を
フレーム同期保護回路に出力する前記パターン検出回路
と、前記一致、不一致の結果により、同期はずれ情報を
出力する前記フレーム同期保護回路と、前記入力データ
の位相整合を行う位相整合回路と、前記位相整合を監視
し、スリップの危険が生じた場合、データ遅延挿脱信号
を出力する位相監視回路と、前記データ遅延挿脱信号と
前記同期はずれ情報とにより、同期はずれ時には、特定
の位相に存在するフレームパターンを探すため、入力デ
ータが１ビットづつシフトするように前記メモリに力さ
れる書き込みおよび読み出しアドレス信号を制御、出力
し、一方、同期確立時にはデータの配置変換および前記
データ遅延挿脱信号により、データ遅延情報を有した該
アドレス信号を制御、出力するメモリ制御回路を有する
ことを特徴とするフレーム同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1257670A JP2680141B2 (ja) | 1989-10-04 | 1989-10-04 | フレーム同期方法及びその回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1257670A JP2680141B2 (ja) | 1989-10-04 | 1989-10-04 | フレーム同期方法及びその回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03120923A JPH03120923A (ja) | 1991-05-23 |
| JP2680141B2 true JP2680141B2 (ja) | 1997-11-19 |
Family
ID=17309476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1257670A Expired - Fee Related JP2680141B2 (ja) | 1989-10-04 | 1989-10-04 | フレーム同期方法及びその回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2680141B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61270999A (ja) * | 1985-05-27 | 1986-12-01 | Nec Corp | フレ−ム同期回路 |
-
1989
- 1989-10-04 JP JP1257670A patent/JP2680141B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03120923A (ja) | 1991-05-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |