SU1575236A1

SU1575236A1 - Буферное запоминающее устройство

Info

Publication number: SU1575236A1
Application number: SU874358164A
Authority: SU
Inventors: Владимир Николаевич Никитин
Original assignee: Предприятие П/Я А-1116
Priority date: 1987-10-21
Filing date: 1987-10-21
Publication date: 1990-06-30

Abstract

Изобретение относитс к вычислительной технике, в частности к буферным запоминающим устройствам в аппаратуре обмена дискретной информацией, и может быть использовано при разработке высокоскоростных буферов в цифровых устройствах. Целью изобретени вл етс расширение области применени за счет чтени данных по приоритетам, а также записи и хранени данных с приоритетами нескольких асинхронных потоков. Это достигаетс тем, что в буферный блок пам ти устройства, содержащий регистры сдвига, формирователь импульсов синхронизации, регистр адреса, коммутатор, блок опроса регистра адреса, введены элемент ИЛИ, первый и второй элементы И, элемент ИЛИ-НЕ и элемент пам ти, а в устройство введены K-1 аналогичных буферных запоминающих блоков и второй коммутатор. Устройство позвол ет накапливать и выдавать приоритетные кодограммы в режиме асинхронной работы обменивающихс устройств в вычислительной аппаратуре различного назначени . 1 ил.

Description

Изобретение относитс к вычислительной технике, в частности к буферным запоминающим устройствам в аппаратуре обмена дискретной информацией, и может быть использовано при разработке высокоскоростных буферов в цифровых устройствах .

Цель изобретени - расширение области применени устройства за счет возможности чтени данных по приоритетам, а также записи и хранени данных с приоритетами нескольких асинхронных потоков.

На чертеже изображена блок-схема предлагаемого устройства.

Устройство содержит блоки (ББП) 11 - 1 з буферной пам ти, число которых равно числу приоритетов (на чертеже показан случай трех уровней приоритета), регистры 2i - 2з сдвига, первый коммутатор 3, блок 4 опроса регистра адреса, формирователь 5 импульсов синхронизации, регистр 6 адреса, элемент ИЛИ 7, первый 8 и второй 9 элементы И, элемент 10 пам ти, элемент ИЛИ-НЕ 11, второй коммутатор 12, входы 13i - 13з записи , входы 14i - 14з синхронизации, входы 15i - 15з опроса, выходы 16 и 17 формировател 5, входы 18i - 18з установки, выходы 19i - 19з установки, выходы 20ч - 20з ББП 1i - 1з, входы 21 т - 21з управлени второго коммутатора 12, выходы 22t - 22з отсутстви за вок ББП 11 - 1з и информационные выходы 23 устройства.

.Формирователь 5 предназначен дл синхронизации импульсов записи (сдвиг регистра 6 адреса вправо) и импульсов опроса (сдвиг регистра 6 адреса влево) отьосигель- но последовательности синхроимпульсов, поступающих от внешнего генератора.

сл

ю

Регистр б адреса представл ет собой реверсивный регистр и служит дл хранени адресов поступающих за вок.

Элемент ИЛИ 7 предназначен дл определени наличи адреса за вки.

Первый элемент Л 8 ББП предназначен дл формировани импульса управлени дл второго коммутатора 12.

Второй элемент И 9 ББП предназначен дл формировани импульса опроса блока 4 данного ББП, если есть хот бы одна за вка данного приоритета или если нет ни одной за вки в данном ББП дл формировани импульса отсутстви за вок при помощи элемента ИЛИ-НЕ 11.

Элемент 10 пам ти предназначен дл хранени импульса опроса, поступающего по входу 15 опроса.

Устройство работает следующим образом .

На вход 14ч поступает периодическа последовательность синхроимпульсов от внешнего генератора. Формирователь 5 распредел ет эту последовательность на две, кажда из которых разрешает прохождение импульсов со входов 13i на выход 16 и со входа 15i (с входа опроса) на выход 17, в результате чего осуществл етс разнесение во времени моментов сдвигов вправо и влево в регистре 6 адреса. Хран ща с в буфере кодограмма записываетс параллельным кодом по входам 13i устройства в регистры 2i - 2з сдвига, число которых равно разр дности хранимого кода (дл простоты на чертеже показан случай записи трехразр дного кода), а количество разр дов в каждом регистре (в том числе и регистре 6 адреса) равно количеству кодограмм, которое буфер хранит в данном конкретном случае.

При поступлении кодограмм по входам 13i записи формирователь 5 синхронизирует момент записи и сдвига в регистрах 2i - 2з по своему выходу 16, при этом 1, свидетельствующа о поступлении кодограммы, поступает в регистр 6 адреса (по входу записи ) и содержимое регистра 6, как и содержимое регистров 2i 2з, сдвигаетс на один разр д вправо. Аналогично производитс запись кодограммы более низкого приоритета в буферное запоминающее устройство по входам 132 и 13з записи.

Импульс опроса с входа 15i одновременно поступает на формирователь 5, на вход второго элемента И 9 и на вход записи элемента 10 пам ти.

Формирователь 5 синхронизирует импульс опроса с синхроимпульсами, поступающими на вход 14i и синхронизированный импульс с выхода 17 сдвигает содержимое

(единицы поступивших кодограмм) регистра 6 назад влево (по входу реверса).

При поступлении импульса опроса на вход элемента 10 пам ти на его пр мом выходе по вл етс единичный сигнал.

Элемент ИЛИ 7, определив наличие хот бы одной единицы (адреса кодограммы) в регистре 6, выдает единичный сигнал на второй вход элемента И 9 (на первом входе

0 которого - единичный импульс запроса), в результате чего элемент И 9 формирует импульс опроса дл блока 4.

Блок 4 представл ет собой пирамиду опроса, например, ключей, на которые вы5 водитс информаци (поразр дно) о наличии единиц в регистре 6 и опрос осуществл етс до первой найденной единицы справо налево, после чего при нахождении этой единицы сигнал об этом

0 поступает на соответствующий вход управлени коммутатора 3, переключающегос на вывод кодограммы с соответствующих входов коммутатора 3 на выходы 20i второго коммутатора 12.

5При этом на вход 211 управлени второго коммутатора 12 подаетс единичный сигнал с выхода элемента И 8, гак как на один его вход поступает единичный сигнал с пр мого выхода элемента 10 пам ти, а на вто0 рой его вход поступает единичный сигнал с выхода элемента ИЛИ 7, в результате чего на выходах 23 устройства по вл етс информаци с регистров 2ч - 2з ББП 11 (высшего приоритета).

5Если элемент ИЛИ 7 не обнаруживает

ни одной единицы (нет адресов кодограмм ) в регистре 6, то на выходе элемента ИЛИ 7 - нулевой сигнал, на выходе элемента И 9 также нулевой сигнал, который и

0 поступает на первый вход элемента ИЛИ- НЕ 11, на второй вход которого поступает нулевой сигнал с элемента 10 пам ти, если был импульс опроса, то тогда на выходе элемента ИЛИ-НЕ 11 формируетс единич5 ный сигнал, который поступает через выход 22i отсутстви за вок на вход 152 ББП Ъ более низкого приоритета и дл него этот сигнал вл етс импульсом опроса. Этот импульс опроса запоминаетс в элементе

0 10 пам ти ББП 12 и с его пр мого выхода 19а (выход установки) поступает на вход 18i ББП 1i и на вход установки элемента 10 пам ти ББП 1i в исходное состо ние.

Если же и во втором ББП 12 нет адресов

5 кодограмм, то импульс опроса поступает на вход 15з опроса ББП 1з (низшего приоритета ) и, если же и там не-находитс ни одного адреса кодограмм, то тогда импульс опроса поступает на вход 15i опроса первого ББП, имеющего самый высокий приоритет.

Например, если 1 найдена в последнем разр де регистра 6 адреса ББП, то коммутатор 3 подключает выходы последнего разр да каждого из регистров 2ч - 2з ББП на входы 201 второго коммутатора 12 и с выходов коммутатора 12 на выходы 23 устройства .

Таким образом достигаетс возможность обработки приоритетных за вок и врем поиска выдаваемой кодограммы составл ет врем задержки переключаемых элементов.

Устройство позвол ет накапливать и выдавать приоритетные кодограммы в режиме асинхронной работы обменивающихс устройств в вычислительной аппаратуре различного назначени .

Claims

Формула изобретени Буферное запоминающее устройство, содержащее блок буферной пам ти, включающий первый коммутатор, формирователь импульсов синхронизации, регистр адреса, блок опроса регистра адреса и регистры сдвига, информационные входы которых и информационный вход регистра адреса вл ютс информационными входами устройства, выходы регистров сдвига подключены к информационным входам первого коммутатора, управл ющие входы которого подключены к выходам блока опроса регистра адреса, входы группы которого соединены с выходами регистра адреса, вход сдвига вправо которого подключен к первому выходу формировател импульсов синхронизации и к входам сдвига регистров сдвига, второй выход формировател импульсов синхронизации соединен с входом сдвига влево регистра адреса, первый вход формировател импульсов синхронизации подключен к информационному входу регистра адреса, второй и третий входы формировател импульсов синхронизации вл ютс соответственно входами синхронизации и опроса устройства, отличающеес тем, что, с целью расширени области применени устройства за счет возможности чтени данных по приоритетам, а также записи и хранени данных с приоритетами нескольких асинхронных потоков, в блок буферной пам ти введены элемент ИЛИ, два элемента И, элемент ИЛИ-НЕ и Элемент пам ти, а в устройство введены (К- 1) где К - число приоритетов аналогичных блоков буферной пам ти и второй коммутатор , управл ющие входы которого соединены с выходом первого элемента И соответствующего блока буферной пам ти, первые входы первого и второго элементов И объединены и подключены к выходу элемента ИЛИ, входы которого соединены с

соответствующими выходами регистра адреса , второй вход второго элемента И и первый вход элемента пам ти объединены и подключены к входу опроса устройства, второй вход элемента пам ти вл етс установочным входом устройства, первый выход элемента пам ти соединен с первым входом элемента ИЛИ-НЕ, второй вход которого и вход блока опроса адреса объединены и подключены к выходу второго элемента И,

второй вход первого элемента И соединен с вторым выходом элемента пам ти, вл етс выходом установки первого блока буферной пам ти и подключен к входу установки последнего блока буферной пам ти, выход

элемента ИЛИ-НЕ вл етс выходом отсутстви данных каждого блока буферной пам ти и соединен с входом опроса последующего блока буферной пам ти, кроме по- следнего, выход отсутстви данных

последнего блока буферной пам ти соединен с входом опроса первого блока буферной пам ти, выходы установки каждого блока буферной пам ти, начина со второго, подключены к соответствующим входам

предыдущего блока буферной пам ти, выходы каждого блока буферной пам ти соединены с информационными входами второго коммутатора, выходы которого вл ютс информационными выходами устройства, входы записи каждого блока буферной пам ти вл ютс входами разрешени записи устройства .

I сЛ

°J

23