SU447836A1 - Модуль коммутации - Google Patents

Description

1

Изобретение относитс  к области св зи, в частности к про странственно-временным коммутационным системам, базирующимс  на лини х с временным уплотнением .

Известны устройства коммутации пространственного типа с синхронным принципом коммутации, которые работают только с устройством управлени  системы и требуют бготродействущих элементов дл  их реализации.

В предложенном модуле коммутации впервые осуществлена асинхронна  пространственна  коммутаци , котора  достигнута путем введени  в модуль коммутации блоков пам ти, схемы распределени  приоритетов и дополнительных адресных шин. Это позвол ет снизить требовани  к быстродействию элементов, упростить пространственную коммутацию и изъ ть управление модулем коммутации.

На чертеже изображен предложенный модуль коммутации.

Он состоит из входных дешифраторов 1 дл  опознавани  информации входных адресно-информационных магистралей, входных регистров 2 дл  промежуточного хранени  коммутируемой информации, дешифраторов 3 дл  определени  номера выходного регистра, в который необходимо выдать информацию, блоков пам ти 4 дл  хранени  ин- i формации в процессе асинхронной коммутации, регистров 5 дл  промежуточного хранени  информации, считанной из блоков пам ти и подготовленной дл  коммутации, дешифраторов б дл  определени  номера выходного регистра, в который требуетс  выдать информацию, схемы распределени  приоритетов 7 дл  определени  очередности обслуживани  регистров с коммутируемо информацией, выходных регистров 8 |лл  промежуточного хранени  информации , триггера -9 и схемы НЕ Ю дл  выработки тактовых импульсов, синхронизирующих работу модул  коммутации. Модуль коммутации рабссает следующим образом. По m входным адресно-информационным магистрал м параллельным кодом поступает информаци  в сопровождении адресов (номеров) временных позиций выходных уплотненных линий, в которые требуетс  ее выдать. Если информаци  принадлежит одной из уплотненных линий, обслуживаемых с помощью модул  кшмутации, то дешифраторы 1 опознают ее и производ т запись на регистры 2, Каждый входной регистр 2 поочередно обслуживает две адресноинформационные магистрали и выдает их информацию в выходные регистры 8 или записывает в блоки пам ти 4, если выходные регистры зан ты. Номер выходного регистра, в который необходимо выдать информацию из входных регистров, определ етс  дешифраторами 3. Информаци , записанна  в блоки пам ти 4, считываетс  и записываетс  на регистры 5« При этом адреса, сопровождающие информацию поступают на дешифраторы б. Считывание информации из блоков пам ти 4 и запись ее на регистры 5 происходит последовательно по мере выдачи информации на выходные регистры 8. При этом дешифраторы б определ ют номер выходного регистра дл  записи информации. Сигналы с выходов дешифраторов 3 и б и блоков пам ти 4, определ ющие уровень их заполнени , поступаю на схему распределени  приоритетов 7, котора  вырабатывает сигналы, определ ющие очередность обслуживани  регистров 2 л 5 (преимущественно обслуживаютОН наиболее зало ненные блоки пам ти ). Регистры 8 обслуживают выходные адреоно информационные магистрали модул  коммутации. Триггер У и схема НЕ 10 с помощью частоты 1о вырабатывают тактовые импульсы «С синхронизирующие работу всех устройств модул  коммутации, ИЗОБРЕТЕНИЯ Модуль коммутации, содержащий регистры информации, дешифраторы адреса, триггер тактов и схему НЕ, отличающийс  тем, что, с целью снижени  требований к быстродействию элементов и упрощени  коммутации, в него введены блоки пам ти, схема распределени  приоритетов и адресные шины, при этом входные магистрали подключены ко входам первых деШ1фраторов адреса и регистров информации , выходы которых соединены со входами вторых дешифраторов адреса и блоков пам ти, выходы блоков пам ти подключены ко входам схемы распределени  приоритетов и вторых регистров информации, а их выходы подклшены ко входам третьих дешифраторов, выходы которых совместно с выходами вторых дешифраторов подключены ко входам схемы распределени  приоритетов, а выходы последней совместно с выходами первых и вторых регистров информации соединены со входами третьих регистров информации, к выходам которых подключены выходные магистрали, шина синхронизирующей частоты подключена ко входу схемы НЕ, триггеру тактов и ко входам вторых и третьих дешифраторов , выходы схемы НЕ и триггера тактов соединены со входами блоков пам ти и регистров информации.

r

1

s

i.. J

u

i I i

(

Л