SU1488876A1

SU1488876A1 - Буферное запоминающее устройство

Info

Publication number: SU1488876A1
Application number: SU874316356A
Authority: SU
Inventors: Valerij A Zubtsovskij; Viktor S Lupikov; Sergej S Spivakov
Original assignee: Valerij A Zubtsovskij; Viktor S Lupikov; Sergej S Spivakov
Priority date: 1987-10-12
Filing date: 1987-10-12
Publication date: 1989-06-23

Description

Изобретение относится к вычислительной технике и может быть ис-^г ' пользовано при построении устройств и каналов ввода информации в системах обработки данных. Целью изобретения является расширение области

2

применения устройства за счет преобразования формата записываемых и считываемых данных. В устройстве, содержащем блок 1 памяти в виде накопителей 2, коммутатор 3, счетчик 4 адре-. сов записи, счетчик 5 адресов чтения, счетчик 6 слов, дешифраторы 7-9, блок 10 синхронизации режима и блок 11 синхронизаций счетчиков адресов, осуществляется запись информации во все накопители 2 одновременно, считывание - последовательно из каждого накопителя блока 1 памяти. Кроме того, производится раздельное выполнение операций записи данных в блок памяти и модификации адреса записи, а также чтения данных из блока памяти и модификации адреса чтения. 2 ил.

5Ц „„ 1488876

'1488876

3

Изобретение .относится к вычислительной технике и может быть использовано при построении устройств и каналов ввода информации в системы обработки данных.

Целью изобретения является расширение области применения устройства за счет преобразования формата записываемых и считываемых данных.

На фиг.1 показана структурная схема буферного запоминающего устройства^ на фиг.2 - схема блоков синхро- " низации.

Буферное запоминающее устройство содержит блок 1 памяти, разделенный на накопители 2, коммутатор 3, счетчик 4 адресов записи, счетчик 5 адресов чтения, реверсивный счетчик 6 слов, первый 7, второй 8 и третий 9 дешифраторы, блок 10 синхронизации режима работы, блок 11 синхронизации счетчиков адресов, информационные входы 12 устройства, информационный выход 13 устройства, вход 14 записи, вход 15 чтения, вход 16 модификации адреса записи, вход 17 модификации адреса чтения, выход 18 сигнала переполнения и выход 19 сигнала отсутствия информации.

Блоки синхронизации могут быть идентичными. Один из вариантов блока синхронизации показан на фиг.2, он содержит триггеры 20-23, элементы И 24 й 25, элемент НЕ 26 и тактовый вход 27.

Выходы разрядов второго счетчика

5 разделены на две группы. Первая группа выходов второго счетчика 5 состоит из группы младших разрядов, необходимых для представления числа накопителей 2 блока 1 памяти в двоич¹ной системе (в данном примере их число равно) . Остальные выходы разрядов; счетчика 5 составляют группу выходов: старших разрядов адресного кода и соединены с информационными входами коммутатора 3. ί

Устройство работает следующим образом.

Перед началом работы счетчики 4-6, устанавливаются в нулевое состояние (цепи начальной установки не показаны) . Устройство выполняет четыре операции: ^апись данных в накопитель, модификацию адреса записи, чтение данных из накопителя и модификацию адреса чтения.

4

При записи информации в устройство передатчик анализирует состояние выхода 18 устройства, при наличии на 5 нем сигнала указывает, что накопитель незаполнен, т.е. операция записи возможна, отсутствие сигнала на выходе 18 устройства указывает, что накопитель заполнен. Если операция записи ΙΟ возможна, то информация поступает параллельно с входа 12 устройства на входы всех накопителей 2 блока 1 памяти. Одновременно с этим на вход 14 устройства подается сигнал записи,

15 который через первый вход блока 10 синхронизации режима работы поступает на вход триггера 20 и устанавливает его в единичное состояние. Передним фронтом сигнала с входа 27 20 триггер 22 также устанавливается в единичное состояние, низким уровнем сигнала с инверсного выхода триггера 22 триггер 20 сбрасывается в нулевое состояние, а также удерживает в 25 сброшенном состоянии триггер 23. Сигнал с прямого выхода триггера 22 поступает на элемент И 24, где стробируется сигналом с выхода элемента НЕ 26, и поступает на первый выход 30 блока 10 синхронизации режима'работы. Сигнал с первого выхода блока 10 поступает на первый управляющий вход коммутатора 3, подключая, к адресному _ч входу блока 1 памяти выход счетчика 25 .4 адресов записи, и на входы записи всех накопителей 2.

При чтении информации из устройства приемник анализирует состояние выхода 19 устройства, наличие сигнаДО · ла на этом выходе указывает на наличие в блоке 1 памяти информации, отсутствие сигнала - накопитель -пуст. Для выполнения операции чтения информации из устройства на вход. 15 устройства подается сигнал чтения, который через второй вход блока 10 синхронизации режима работы поступает на вход триггера 21 и устанавливает его в единичное состояние. Передним фронтом сигнала с выхода элемента НЕ 26 триггер 23 также устанавливается в единичное состояние, низким уровнем сигнала с инверсного выхода триггера 23 триггер 22 сбрасывается в нулевое состояние, а также удерживается в сброшенном состоянии триггер 22. Сигнал с прямого выхода триггера 2,3 поступает на элемент И 25, где стробируется сигналом с входа 27 тактов,

1488876

и поступает на второй выход блока 10 синхронизации режима работы. Сигнал с второго выхода блока 10 синхронизации режима работы поступает на второй управляющий вход коммутатора 3, подключая к адресному входу блока 1 памяти группу выходов старших разрядов счетчика 5 адресов чтения, и на уп-. равняющий вход дешифратора 8. Послед- ·,θ ний возбуждает сигнал на одном из своих выходов, разрешая чтение с одного из накопителей 2 блока 1 памяти, номер которого определяется кодом на группе выходов младших разрядов счет- ₁₅чика 5 адресов чтения, который поступает на входы дешифраторов 8 и 9.

При одновременном поступлении сигналов на выходы 14 и 15 конфликтная ситуация разрешается различными.моментами синхронизации триггеров 22 и 23 и элементов И 24 и 25, а также наличием блокирующих связей с инверсного выхода, триггера 22 .(23) на вход установки в нулевое состояние тригге- 25 ра 23 (22).

При поступлении сигнала на вход 16 управления сигнал с первого выхода блока 11 синхронизации счетчиков адресов производит увеличение на единицу содержимого счетчика 4 адресов записи и реверсивного счетчика 6. Модификация содержимого счетчиков производится по заднему фронту управляющего сигнала.

При поступлении сигнала на вход 17 управления сигнал с второго выхода⁴блока 11 синхронизации счетчиков ад-, ресов производит увеличение на единицу содержимого счетчика 5 адресов чтения и поступает на управляющий

I

вход дешифратора 9, который вьвделяет каждый четвертый сигнал, поступающий на вход счетчика 5. Задним фронтом сигнала с выхода дешифратора 9 происходит уменьшение на единицу содер-. жимого реверсивного счетчика 6 слов,; записанных в блок Г памяти.

Работа блока 11 синхронизации аналогична работе блока 10 синхронизации. Однако частоты на входах 27 бло{ков 10 и 11 синхронизации определяются соответственно временем выполнения операций записи (чтения) информации в накопитель и модификации счетчиковадреса.

Claims

Формула изобретения

Буферное запоминающее устройство, содержащее блок памяти, информацион—;

20

40

35

45

50

55

ные входы которого являются информационными входами устройства, коммутатор, выходы которого подключены к адресным входам блока памяти, счетчик адресов записи, выходы которого подключены к информационным входам перовой группы коммутатора, счетчик ад ресов чтения, выходы первой группы которого подключены к информационным входам второй группы коммутатора, реверсивный счетчик слов, вход сложениякоторого подключен к счетному входу счетчика адресов записи, первый дешифратор, входы которого подключены к выводам реверсивного счетчика слов, блок синхронизации режима работы, первый и второй входы которого являются соответственно входом записи и входом чтения устройства, первый выход блока синхронизации режима работы подключен к первому’ управляющему входу коммутатора и к входу записи ‘ блока памяти, второй выход блока синхронизации режима работы подключен к второму управляющему входу коммутатора, первый и второй выходы первого дешифратора являются соответственно выходом сигнала переполнения и выходом сигнала отсутствия информации устройства, отличающееся тем, что, с целью расширения области применения устройства за счет! преобразования формата записываемых и считываемых данных, оно содержит второй и третий дешифраторы и блок синхронизации счетчиков адресов, причем блок памяти выполнен в виде накопи- . телей, адресные входы которых объе, динены и являются адресными входами блока памяти, входы записи накопи-; телей объединены и являются входом записи блока памяти, информационные выходы накопителей объединены и являются информационным выходом устройства, входы чтения накопителей подключены к выходам второго дешифратора, информационные входы которого подключены к выходам младших разрядов счетчика адресов чтения и к информационным входам третьего дешифратора, вход стробирования которого подключен к счетному входу счетчика адресов чтения и к первому выходу блока синхронизации счетчиков адресов, второй выход которого подключен к счетному входу счетчика адресов записи, первый и второй входы блока синхронизации счетчиков адресов явля7

1488876

8

ются соответственно входом модификации адреса записи и входом модификации: адреса чтения устройства, вход стробирования второго дешифратора

подключен к второму выходу блока сйн· хрониэации режима, йыход третьего де· шифратора соединен с входом вычитания реверсивного счетчика слов.

Фие.£