SU1532934A1

SU1532934A1 - Устройство дл приема асинхронного бипол рного последовательного кода

Info

Publication number: SU1532934A1
Application number: SU874328164A
Authority: SU
Inventors: Альфред Гиршевич Коганов; Евгений Залманович Глушкин; Григорий Соломонович Рубин
Original assignee: Предприятие П/Я В-2749
Priority date: 1987-11-17
Filing date: 1987-11-17
Publication date: 1989-12-30

Abstract

Изобретение относитс к вычислительной технике и автоматике и может быть использовано в вычислительных, информационно-измерительных комплексах и системах сбора данных дл приема информации от датчиков бипол рного последовательного кода, работающих в режиме асинхронной выдачи. Целью изобретени вл етс упрощение устройства. Устройство содержит преобразователь 1 уровн последовательного кода, узел 2 синхронизации и контрол четности числа импульсов, счетчик 3 адреса порта ввода и первого порта вывода, счетчик 4 адреса второго порта вывода 4, блок 5 буферной пам ти, схему сравнени 7, причем выход преобразовател уровн последовательного кода соединен с последним разр дом порта ввода, остальные разр ды которого подключены со смещением на один разр д к выходам первого порта вывода. Такое включение обеспечивает работу буферного запоминающего устройства в режиме приемного сдвигового регистра. Устройство работает в услови х широкого диапазона загрузки по входу, когда врем реакции системы на запрос превышает врем передачи одного слова входного последовательного кода. Устройство обеспечивает безадресное чтение в режиме стека. 1 ил.

Description

Изобретение относится к вычислительной технике и может быть использовано в вычислительных, информационно-измерительных комплексах и систе- $ мах сбора данных для приема информации от датчиков биполярного последовательного кода, работающих в режиме асинхронной выдачи.

Цель изобретения - упрощение уст- эд ройства.

На чертеже представлена структурная схема предлагаемого устройства.

Устройство содержит преобразователь 1 уровня последовательного кода эд (ПУ), узел 2 синхронизации и контроля четности числа принятых импульсов (УСК), счетчик 3 адреса порта ввода и первого порта вывода (СЧ1)_# счетчик адреса второго порта вывода (СМ2), 20 4, блок 5 буферной памяти, содержащий два раздельно адресуемых порта вывода, второй из которых подключен к параллельной шине 6 вычислительной системы, и порт ввода, адресуемый 25 совместно с первым портом вывода, и схему 7 сравнения (СХР).

Устройство работает следующим обрз зом·

Выходы первого порта вывода блока буферной памяти, адресуемого совместно с портом ввода, подключены к входам порта ввода со смещением, так что К-й вход соединен с (К+1)~м выходом. Такое включение обеспечивает работу блока 5 буферной памяти в режиме приемного сдвигового регистра, при этом последовательный код (ПК) с выхода преобразователя 1 поступает на вход старшего разряда порта ввода блока 5 памяти, а выделенные из последовательного кода синхроимпульсы (СИ) с выхода УСК 2 поступают на вход разрешения записи (ЗП) блока памяти 5, обеспечивая побитный ввод принимаемого кода.

Для обеспечения работы ЗУ 5 в режиме приемного сдвигового регистра необходимо, чтобы при записи в блок памяти фиксировались состояния его входов или выходов, как, например, в микросхеме 564ИР11.

После контроля принимаемого кода по четности и числу разрядов УСК 2 на выходе формируется управляющий признак Готовность слова, который по- ’⁵ступает на счетный вход СЧ1 3 и увеличивает его содержимое на единицу. Этим подготавливается запись следую щего слова ПК в блок 5 памяти по новому адресу. В случае обнаружения сбоя при приеме ПК по четности или числу принятых разрядов кода состояние СЧ1 3 не меняется, поэтому запись следующего слова производится по прежнему адресу.

Когда устройство осуществляет прием слов последовательного кода с разрядностью в 2 раза большей разрядности вычислительной системы (напри- . мер, по ГОСТ 18977-79 или АР1 С-427 и 1б-разрядной вычислительной системе) , УСК 2 на выходе формирует управляющий признак Готовность слова после приема первых 16 разрядов и в конце слова. В результате все принятое слово последовательного кода размещается в двух соседних ячейках блока 5 буферной памяти.

Таким образом, принятые без сбоев слова ПК записываются в блок памяти в виде последовательно расположенных слов, причем адреса слов определяются состоянием СЧ1 3.

Вывод информации из блока 5 буферной памяти производится через второй порт вывода, который по сигналу Разрешение подключается к параллельной шине 6 вычислительной системы. Адрес выдаваемого слова определяется счетчиком СМ2 4, выходы которого подключены к входам адреса второго порта вывода блока 5 памяти, Приращение содержимого СМ2 производится по заднему фронту сигнала Разрешение, чем обеспечивается последовательное считывание информации из блока 5 памяти.

Выходы СЧ1 3 и СЧ2 4 подключены к СХР 7, выход которой служит запросом на ввод для вычислительной системы.

Поскольку прием слова ПК увеличивает содержимое СЧ1 3, а считывание увеличивает содержимое СМ2 4, запрос на ввод, формируемый схемой сравнения, снимается в случае равенства содержимого СЧ1 и СМ2, т.е когда все принятые слова ПК введены в вычислительную систему из блока буферной памяти.

Claims

Формула изобретения

Устройство для приема асинхронного биполярного последовательного кода, содержащее преобразователь уровня последовательного кода, вход которого

153293½ является информационным входом устройства , узел синхронизации и контроля четности числа импульсов, блок буферной памяти, отличающ еес я тем, что, с целью упрощения устройства, в него введены первый и второй счетчики, схема сравнения, каждый разряд группы информационных входов блока буферной памяти, кроме последнего, соединен с соответствующим разрядом, начиная со второго, первой группы информационных выходов блока буферной памяти, последний разряд группы информационных входов блока буферной памяти соединен с выходом преобразователя уровня последовательного кода, вход разрешения записи блока буферной памяти соединен с первым выходом узла синхронизации и контроля четности числа импульсов, второй выход которого подключен к счетному входу первого счетчика, выходы 5 которого подключены к адресным входам первой группы блока буферной памяти й к первой группе входов схемы сравнения, счетный вход второго счетчика соединен с входом чтения блока буферэд ной памяти и является входом разрешения чтения устройства, выходы второго счетчика подключены к адресным входам второй группы блока буферной памяти и к второй группе входов схеэд мы сравнения, выход которой является выходом готовности устройства, выходы второй группы информационных выходов блока буферной памяти являются информационными выходами устройства.