SU1575188A1 - Устройство адресации пам ти - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в системах параллельной обработки информации. Целью изобретени   вл етс  расширение функциональных возможностей за счет обеспечени  параллельного доступа к блокам упор доченной информации переменной длины. Устройство содержит группу узлов запоминани  информации, причем в каждый узел вход т блок пам ти, счетчик адреса, два элемента И и элемент ИЛИ, магистраль, элементы задержки, счетчик, дешифратор, элементы ИЛИ, элемент И, сумматоры по модулю восемь, группу мультиплексоров, группу регистров, триггер, мультиплексор, блок микропрограммного управлени , накапливающий сумматор, преобразователь двоичного кода в код управлени  приращением счетчика адреса, группу триггеров. 1 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано в системах параллельной обработки информации о,

Целью изобретени   вл етс  расширение функциональных возможностей за счет обеспечени  параллельного доступа к блокам упор доченной информации переменной длины,,

На чертеже представлена функциональна  схема предлагаемого устройства,,

Устройство содержит запоминани  информации группы (,8, блок 2 у пам ти группы, счетчик Зк адреса группы, элемент И 4К группы, элемент ИЛИ 5 k группы, элемент И 6,; группы, магистраль 7 информационных и управл ющих сигналов, элемент 8 задержку, счетчик 9, дешифратор 10, элемент ИЛИ 11, элемент И 12, элемент 13 задержки,

сумматор 14 по модулю восемь группы, мультиплексоры группы, регистры группы, триггеры группы, элемент ИЛИ 18, триггер 19j мультиплексор 20, блок 21 микропрограммного управлени , накапливаю- щий сумматор 22, преобразователь 23 дв оичного кода в код управлени  приращением счетчиков адреса. Преобразователь 23 реализует преобразова- , ние двоичных кодов в соответствии с таблицей и может быть выполнен с использованием логических схем (типа И-НЕ) или ПЗУ.

Цепи начальной установки сброса устройства не показаны

Устройство работает следующим образом.

При чтении информации начальный адрес с входа устройства поступает

СП J Oi

00

оо

на вход сумматора 22. Если в качестве адреса используетс  смещение относительно текущего адреса, то блок 21 выдает сигнал сложени  (СЛЖ) дл  сложени  поступившего смещени  с текущим содержимым сумматора 22, Функционирование блока 21 св зано с микропрограммной реализацией командыt поступающей на его первый вход Старшие разр ды (СТР.РАЗ) сформированного на сумматоре 22 адреса участвуют в определении пор дкового номера байта в блоках пам ти. При абсолютной адресации запись адреса в сумматоре про изводитс  сигналом запись (ЗПС), Полный адрес на сумматоре содержит две группы разр дов; СТР.РАЗ соответствующую разр дам адреса, за исключением трех младших разр дов,и МЛД.РАЗ, включающих три младших разр да адре- са, Разр ды СТР.РАЗ записываютс  в счетчики 3 соответствующими управл ющими сигналами Y,,.,eY. Далее блок 21 вьщает сигнал СЛ.А, который через элементы ИЛИ 5 поступает на входы увеличени  на 1 содержимого счетчиков . Этим обеспечиваетс  вычисление точного пор дкового номера байта в блоке при предложении, что этот бай  вл етс  первым байтом считываемого блока информации, Допустим, что полный адрес блока информации есть 01131 а длина блока - 3 байта, Старшие разр ды СТР.РАЗ здесь равны 011. В результате счетчики будут хранить число а счетчик 3g . Дополнительное приращение содержимого счетчиков 3,-39 св зано с тем, что первый и второй бай- ты считываемого блока информации  вл ютс  четвертыми по пор дку в соответствующих блоках пам ти (седьмом и восьмом соответственно.а третий байт - п тым в блоке 2 пам ти, Учет этого обсто тельства производит преобразователь 23, который в данном случа сформирует сигналы на выходе СЛ., СЛ.,1 о В итоге при подаче сигнала СЛ.0 на входы всех элементов И 4 к содержимому счетчиков 3,), 3g бу дет добавлена 1,-как это требуетс . Значени  остальных счетчиков 3 в данном случае не важны. Далее блок 21 выдает сигнал чтени  .пам ти (ЧТ.П) на все блоки пам ти. Информационные байты с выходов блоков пам ти поступают на входы мультиплексоров.15. Задача мультиплексоров - скоммутировать

0

0 5 « 0 , 5

5

считываемые байты так, чтобы байт с - пор дковым номером р в рассматриваемом информационном блоке (не смешивать с пор дковым номером байта в блоке пам ти) попал в регистр 16 р. Управление коммутацией реализуют сумматоры 14л выходы которых соответствуют номерам коммутируемых направлений (блоков пам ти), В регистр 16 всегда попадает первьй байт считываемого блока,, номер которого задаетс  разр дами МЛД.РАЗо В регистр 162 коммутируетс  информаци , считываема  из блока с номером МЛДаРАЗ+1 в регистр 16   из блока пам ти с номером ШЩ.РАЗ+2 и Т.ДР

Считываема  информаци  записываетс  в регистры 16кК.Триггеры 17,... о 1 Те указывают на наличие в одноименном регистре группы считанного байта в установленном состо нии и на отсутствие полезной информации в противном случае.

Мультиплексор 20 пропускает команду , если триггер 19 сброшен, В противном случае коммутируетс  нулева  константа. Высокий уровень на выходе триггера 19 поступает на выход признака готовности устройства и используетс  дл  синхронизации записи данных в команде записи.

Команда записи информации выполн етс  следующим образом. На информационный вход устройства выставл етс  байт записываемого блока информации . Старшие разр ды адреса записываютс  в счетчики 3 сигналами У4, ... ,У4 . Далее блок 21 выдает сигнал СЛ.А, а затем СЛсО, Этим достигаетс  формирование пор дковых номеров байтов в счетчиках 3 так жер как и в ранее описанной команде чтени . Параллельно с этим в счетчик 9 записываетс  номер блока пам ти (МЛД.РАЗ) сигналом Y. Соответственно записанному номеру дешифратор 10 возбуждает выход ВБР, который разрешает прохождение сигнала записи ЗП.П через элемент И 6 j, на вход управлени  записью блока пам ти 2„. В случае, когда нужно записывать последовательно несколько байтов (не более восьми), дополнительно к описанному сигнал ЗП.П через элемент 8 поступает на счетный вход счетчика 9„ увеличива  его содержимое на 1, т.е. определ   этим следующий по пор дку блок пам ти, используемый дл  записи. Сигналом Y2 блок

515

21 устанавливает в 1 триггер 19. Выход триггера 19 при этом блокирует работу блока 21 и  вл етс  признаком того, что на информационный вход уст- ройства можно подавать очередной байт, параллельно сбросив триггер 19 Это обеспечит продолжение прерванной работы блока 21, Отметим, что сигнал записи ЗП.8 дл  блока 35 сбрасы- вает счетчик 9 через элемент 13 и элементы 12 и 11. Величины времен задержек элементов 8 и 13 дожны выбиратьс  равными времени записи в блок пам ти.

Claims (1)

1. Формула изобретени 

   Устройство адресации пам ти, содержащее группу регистров, два элемента ИЛИ, триггер, элемент И, счетчик, дешифратор, два элемента задержки, группу блоков пам ти, две группы элементов И, причем выход сметчика подключен к входу дешифратора, отличающеес  тем, что, с целью расширени  функциональных возможностей за счет обеспечени  параллельного доступа к блокам упор доченной информации переменной длины, в него введены группа элементов ИЛИ, группа счетчиков адреса, группа мультиплексоров, группа сумматоров по модулю восемь, группа триггеров, мультиплексор, блок микропрограммного управлени , накапливающий сумматор и преобразователь двоичного кода в код управлени  приращением счетчиков адреса, причем вход кода команды устройства подключен к первому информационному входу мультиплексора , второй информационный вход, управл ющий вход и выход которого подключены соответственно к входу логического нул  устройства, выходу триггера и входу кода команды блока микропрограммного управлени , вход запуска устройства подключен к первому входу первого элемента ИЛИ, выход которого подключен к входу установки в 0м триггера, выход которого подключен к входу блокировки блока микропрограммного управлени  и к выходу признака готовности устройства, вход начального адреса устройства подключен к информационному входу накапливающего сумматора, выход старших разр дов которого подключен к информационным входам счетчиков адреса группы, выход К-го счетчика адреса

   g

   5

   0

   5

   0

   5

   0

   5

   0

   5

   88

   группы подключен к адресному входу К-го блока пам ти группы (,8), информационный вход которого подключен к информационному входу устрой- ства, выход младших разр дов накапливающего сумматора подключен к информационному входу счетчика и к входу преобразовател  двоичного кода в код управлени  приращением счетчиков адреса, К-й выход которого подключен к первому входу К-го элемента К первой труп - пы, выход которого подключен к первому входу К-го элемента ИЛИ группы, выход которого подключен к счетному входу К-го счетчика адреса группы , выходы блоков пам ти группы с первого по восьмой подключены соответственно к информационным входам мультиплексоров группы с первого по восьмой , выход младших разр дов накапливающего сумматора подключен к управл ющему входу первого мультиплексора группы и к входам сумматоров по модулю восемь группы с первого по седьмой, выходы которых подключены соответственно к управл ющим входам мультиплексоров группы с второго по восьмой, выход К-го мультиплексора группы подключен к информационному входу К-го регистра группы, выход которого подключен к К-му выходу устройства , выход К-го триггера группы подключен к К-му выходу индикации наличи  информации устройства, выход К- го элемента И второй группы подключен к входу записи К-го блока пам ти группы вход установки в О и счетный вход счетчика подключены соответственно к выходу второго элемента ИЛИ и к выходу первого элемента задержки, выход второго элемента задержки подключен к первому входу элемента К, t выход которого подключен к первому входу второго элемента ИЛИ, К-й выход дешифратора подключен к первому входу К-го элемента И второй группы, восьмой выход дешифратора подключен к второму входу элемента И, выходы блока микропрограммного управлени  с первого по третий подключены соответственно к второму входу второго элемента ИЛИ, входу установки в 1 триггера , второму входу первого элемента ИЛИ, (2К+2)-й и (2К+3)-й выходы блока микропрограммного управлени  подключены соответственно к входу режима приема информации и входу режима счета К-го счетчика адреса группы,

   715

   (Ж+18)-й и (2К+19)-й выходы блока микропрограммного управлени  подключены соответственно к входу установки в О и к входу установки в 1 К-го триггера группы, выход восьмого элемента И второй группы подключен к входу второго элемента задержки, тридцать шестой, тридцать седьмой и тридцать восьмой выходы блока микропрограммного управлени , подключены соответственно к второму входу К-го элемента И первой группы, входу чтени  К-го блока пам ти группы, второму входу К-го элемента К второй группы, тридцать дев тый выход бло

   8

   r

   ка микропрограммного управлени  под.ч- ключен к вторым входам элементов ИЛИ с первого по седьмой группы, тридцать восьмой, сороковой и сорок первый выходы блока микропрограммного управлени  подключены соответственно к входу первого элемента задержки , к входу разрешени  записи счетчика и синхровходам регистров группы , сорок второй, сорок третий и сорок четвертый выходы блока микропрограммного управлени  подключены соответственно к входам приема операнда, режима сложени  операндов и сброса результата накапливающего сумматора.

   (Вх.П)

   L1--&1

   Составитель М.Сюшн Редактор Ю Середа Техред Л. Сердюков а Корректор Т.Палий

   Заказ 1785

   Тираж 565

   ВНИИПИ Государственного комитета по изобретени м и открыти м при ГКНТ СС.СР 113035, Москва, Ж-35, Раушска  наб., д. 4/5

   Производственно-издательский комбинат Патент, г. Ужгород, ул. Гагарина, 101

   Подписное