SU881863A1 - Стековое запоминающее устройство - Google Patents

Description

1

Изобретение относитс  к вычисли- , тельной технике и цифровой автомати- ке и может использоватьс  в ЭВМ, вычислительных устройствах, например, контроллерах периферийных устройств, и приборах цифровой автоматики дл  приема, хранени , выдачи, стирани  и сжати  информации при обработке.данных . Обычно стекова  пам ть используетс  при организации обращений к стандартным подпрограммам, при обработке прерываний и дл  временного хранени  информации (в качестве буфера данных)

Известна информгщионна  магазинна  пам ть, содержаща  сдвиговой регистр из N запоминающих каскадов, гщресный счетчик по модулю N, схемы ввода и вывода. В режиме записи информационные единицы, хранимые в сдвиговом регистре, сдвигаютс  на один каскад/ а адресный счетчик измен ет свое состо ние на одну единицу. Таким образом, реализуетс  запоминёнощее устройство по принципу первый вошелпервый запел iD.

Недостатком известного устройства  вл етс  то, что отсутствует возможность внести изменени  в заданную последовательность информационных слов, хран щихс  в нем.

Наиболее близкой по технической сущности к Изобретению вл етс  стекова  пам ть, содержаща  блок регистров , группу элементов ИЛИ, первую группу элементов И, регистр управлени , инверсные выходы разр дов которого соединены соответственно с первыми входами элементов И первой группы , инверсный выход первого разр да

10 этого регистра, кроме того, соединен с первым выходом стековой пам ти, пр мые выходы разр дов регистра, начина  с первого и конча  предпоследним , соединены соответственно со вто15 рыми входами элементов И первой группы , начина  со второго и конча  последним , пр мой выход последнего разр да регистра управлени  соединен со вторым выходом стековой пам ти, вто20 рой вход первого элемента И первой группы соединен с первым входом стековой пам ти, а выходы элементов И первой группы соединены с первыми входами соответствующих разр дов ре25 гистра управлени  и с первыми входами соответствующих регистров блока регистров, вторые входы каждого регистра начина  со второго и конча  последним соединены с пр мыми выходами

30 предыдущего регистра, а вторые входы

первого регистра блока регистров соединены со второй шиной входов стековой пам ти, пр мые выходы последнего регистра соединены с соответствующими выходами третьей шины, выходы элементов И первой группы, кроме того, начина  со второго и конча  последним , соединены соответственно с первыми входами элементов ИЛ, группы, начина  с первого и конча  предпоследним , первый вход последнего элемента ИЛИ группы соединен с третьим входом стековой пам ти, выходы элементов ИЛИ группы соединены со вторыми входами соответствующих разр дов регистра управлени , а вторые входы элементов ИЛИ группы соединены с четверты входом стековой пам ти. Каждому регистру блока регистров соответствует определенный триггер в регистре управлени , причем единичное состо ние этого триггера указывает, что в соответствующем регистре блока регистров имеетс  достоверна  информаци . Если триггер управлени  находитс  в нулевом состо нии, то это означает, что в соответствующем регистре блока регистров отсутствует достоверна  информаци  и в этот регистр может быть записана информаци  с регистра блока регистров, имеющего адрес на единицу меньше, или со второй шины входов стковой пам ти L2.

Недостатком известного устройства  вл ютс  узкие функциональные возможности . Оно не позвол ет вносить каких-либо изменений в последовательность считываемых информационных слов, котора  задаетс  при записи.

Цель изобретени  - расширение функциональных возможностей за счет возможности считывани  и стирани  информации из произвольного регистра стековой пам ти.

Указанна  цель достигаетс  тем, что в стековое запоминающее, устройство , содержащее блок регистров, одни входы которого  вл ютс  информационными входами устройства, элементы И первой группы, первый вход одного из которых  вл етс  первым управл кицим входом устройства, а первые входы других элементов И первой группы подключены к соответствующим первым выходам регистра управлени , вторые входы элементов И первой группы подключены ко вторым выходам регистра управлени , первые входы которого подключены к выходам элементов И первой группы, элементы ИЛИ, первый вход одного из которых  вл етс  вторым управл ющим входом устройства, а первые входы других элементов ИЛИ подключены к соответствующим выходам элементов И первой группы, вторые входы элементов ИЛИ объединены и  вл ютс  третьим управл ющим входом устройства, в него дополнительно введены коммутатор, информационные входы которого подключены к выходам блока регистров, а выходы  вл ютс  выходами устройства, управл ющие входы коммутатора соединены с соответствующими выходами регистра управлени , адресный дешифратор, выходы которого подключены к соответствующим управл ющим входам коммутатора, а входы  вл ютс  адресными входами устройства , элемент НЕ, выход которого подключен к соответствующему управл ющему входу коммутатора, а его вход подключен к у: равл ющему входу адресного дешифратора и  вл етс  четвертым управл ющим входом устройства элементы И второй группы, первые входы которых подключены к выходам элементов ИЛИ, вторые входы - к выходу элемента НЕ , а выходы - ко вторым входам регистра управлени , третьи входы элементов ИЛИ  вл ютс  группой управл ющих входов устройства.

На чертеже представлена схема стекового запоминающего устройства. Стековое запоминающее устройство содержит блок 1 регистров, группу элементов ИЛИ 2, первую группу элементов И 3, регистр управлени  4, коммутатор 5, включающий первую группу элементов И-НЕ 6, предпоследнюю группу элементов И-НЕ 7, последнюю группу элементов И-НЕ 8, а также адресный дешифратор 9, вторую группу элементов И 10, элемент НЕ 11, первый выход 12 (команда Готовность к приему), второй выход 13 (команда Готовность к выдаче), первый управл ющий вход 14 (команда Разрешение приема), информационные входы 15, второй управл квдий вход 16 (команда Выход прочитан), третий управл ющий вход 17 (команда Общий сброс), четвертый управл ющий вход 18 (команда Считывание), адресные входы 19, информационные выходы 20, группу управл ющих входов 21 (команда Селективный сброс).

Claims (2)

1. Блок 1 регистров предназначен дл  приема, хранени  и продвижени  информации в стековой пам ти. Группа элементов ИЛИ 2 предназначена дл  выполнени  логической операции ИЛИ при установке в нулевое состо ние всего регистра управлени  4 или селективно отдельных его триггеров. Перва  группа элементов И 3 формирует команды приема информации в соответствукицие регистры блока 1 регистров и команды установки триггеров регистра управлени  4 в соответствующие состо ни . Регистр управлени  4 содержит столько триггеров, сколько регистров в блоке 1 регистров, и преназначен дл  управлени  приемом и продвижением информации в стековой пам ти. Коммутатор 5, состо щий из групп элементов И-НЕ 6-8, количество которЬис соответствует количеству регистров в блоке 1 регистров, обеспечивает считывание информации с того регистра блока 1 регистров, адрес которого подан на вход адресного дешифратора 9, Втора  группа элементов И 10 обеспечивает блокировку цепей сброса в нулевое состо ние триггеров регистра управлени  4 при считывании информации из стековой пам ти. Элемент НЕ 11 обеспечивает инвертирование входной команды Считывание подаваемой на четвертый управл ющий вход 18, котора  определ ет режим работы устройства. Стековое запоминающее устройство работает следующим образом. Имеетс  три основных режима работы . В первом режиме устройство работает как обычна  стекова  пам ть с принципом функционировани  первый вошел - первый вышел. При этом на четвертый вход 18 подаетс  низкий уровень напр жени , что соответствует отсутствию команды Считывание от внешнего источника. На выходе эле мента НЕ 11 устанавливаетс  высокий потенциал, который подаетс  на управ л ющие входы последней группы элементов И-НЕ 8 коммутатора 5, тем самым на информационные ВЕДХОДЫ 20 все да подаютс  выходы последнего регист ра блока 1 регистров. Кроме того, низкий уровень напр жени  команды Считывание, подаваемый на синхрони зирующий вход адресного дешифратора 9, блокирует работу последнего, а поэтому на всех выходах дешифратора устанавливаютс  низкие уровни напр  жени , которые подаютс  на соответствующие управл ющие входы групп эл ментов И-НЕ 6 и 7 коммутатора 5, ус танавлива  все выходы последних в третье состо ние (высокоимпедансное что позвол ет объединить одноименны выходы всех групп элементов И-НЕ 6 8 коммутатора 5. Входна  п-разр дна  информаци  подаетс  от внешнего источника через информационные входы 15 на первый регистр блока 1 регистров. Продвижение информации в стековой пам ти определ етс  состо  нием триггеров регистра управлени  4. Например, если в i-том триггере регистра управлени  4 записана еди ница, то информаци ,наход ща с  в соответствующем i-том регистре блок регистров 1,  вл етс  достоверной. Если информаци  из i-того регистра переписана в (+1)-ый регистр, то i-ый триггер в регистре управлени  4 может быть установлен в нуль и информаци  в i-том регистре может быть заменена на информацию, наход  щуюс  в (i-l)-OM регистре и т.д. до первого.триггера регистра управлени  4, инверсный выход которого подаетс  на первый выход 12 как коман да Готовность к приему информации Если блок регистров 1 полностью заполнен информацией, то на первом вы ходе 12 низкий потенциал напр жени  {команда Готовность к приему). Если поданна  входна  информаци  провалилась через весь блок регистров в последний регистр, то последний (К+1)-ый триггер регистра управлени  4 устанавливаетс  в единичное состо ние и на второй выход 13 выдаетс  команда Готовность к выдаче. Если с информационных выходов 20 информаци  прин та внешним приемником, то последний в стековую пам ть выдает по второму управл ющему входу 16 команду Выход прочитан, котора  подаетс  через последний элемент группы элементов ИЛИ 2 и последний элемент И второй группы элементов И 10 на второй вход (К+1)-го триггера регистра управлени  4, устанавлива  последний в нулевое состо ние, что разрешает запись в (К+1)-ый регистр блока регистров 1 и.нформа1;ии из Ктого регистра, з К - тый из (К-1)-го и т.д. до первого регистра блока 1 . регистров, когда инверсный выход первого триггера регистра управлени  4 выдаетс  на первый выход 12 как команда Готовность к приему, указыва  источнику входной информации, что стекова  пам ть готова к приему информации . Источник входной информации, прин в команду Готовность к приему, выдает на первый управл ющий вход устройства 14 команду Разрешение приема , по которой информаци  с информационных входов 15 принимаетс  в первый регистр блока регистров 1 и далее асинхронно пересылаетс  в стековой пам ти до первого зан того регистра, которогчту соответствует единичное состо ние триггера в регистре управлени  4, Общий сброс стековой пам ти производитс  подачей низкого потенциала (команда Общий сброс) на третий управл ющий вход 17. Во втором режиме работы устройства (режим Считывание) на адресные входы 19 подаетс  в двоичном коде адрес регистра, с которого должна быть считана информаци , который поступает на входы сщресного дешифратора 9, а на четвертый управл ющий вход 18 подаетс  высокий уровень напр жени , что соответствует наличию команды Считывание, котора  поступает на вход элемента НЕ 11 и синхронизирующий вход потенциально-импульсного адресного дешифратора 9. Только на одном выбранном выходе адресного дешифратора устанавливаетс  высокий уровень напр жени , который подаетс  на управл ющие входы соответствующей группы элементов И-НЕ коммутатора 5, разреша  выдачу на информационные выходы 20 информации с выходов регистра , адрес которого был задан на входе адресного дешифратора 9. При этом на управл ющие входы всех групп элементов И-НЕ, кроме выбранной, подаютс  низкие уровни напр жений с выхода адресного дешифратора 9, а на последнюю группу 8 - с выхода элемента НЕ 11, которые выходы всех этих групп элементов И-НЕ перевод т в-третье состо ние (высокоимпедансное ). Кроме того, команда Считывание , подаваема  с выхода элемента НЕ 11 на первые входы второй группы элементов И 10, блокирует изменение значений триггеров регистра управлени  4 на врем  считывани  информации из устройства, т.е. блокируетс  прод вижение информации в блоке 1 регистров в направлении от первого регистра к последнему. После сн ти  команды Считывание автоматически устанавливаетс  первый режим работы. Третий режим работы устройства (режим Сжатие) может работать тол ко совместно с первым режимом работы . При этом на любой из группы управл ющих входов селективно может быть подан высокий уровень напр жени , который устанавливает соответст вукадий триггер регистра управлени  4 в нулевое состо ние, которое указы вает, что информаци  в соответствующем регистре блока 1 регистров недостоверна  и может быть заменена информацией, содержащейс  в регистре адрес которого на единицу меньше. Заметим, что при этом происходит сжатие информации в устройстве без изменени  заданной последовательнос ти, что обеспечивает более рационгшь ноё использование объема стековой п м ти . По сравнению с известным предлагаемое устройство позвол ет считывать информацию из любого регистра стековой пам ти и селективно стирать информацию из любого регистра. При стирании происходит сжатие информации без нарушени  последовательности , с которой она была записана. Расширение функциональных возможностей стекового запоминающего устройства позвол ет эффективно использовать его при цифровой обработке сиг налов, при построении мультиплексор ных и мультиблочных систем обработки данных. Формула изобретени  Стековое эапоминакадее устройство, содержащее блок регистров, одни входы которого  вл ютс  информационными входами устройства, элементы И первой группы, первый вход одного из которых  вл етс  первым управл ющим входом устройства, а первые входы других элементов И первой группы подключены к соответствующим первым входам регистра управлени , вторые входы элементов И первой группы подключены ко вторым выходам регистра управлени , первые входы которого подключены к выходам элементов И первой группы, элементы ИЛИ, первый вход одного из которых  вл етс  вторым управл ющим входом устройства, а первые вхоДы других элементов ИЛИ подключены к соответствующим выходам элементов И первой группы, вторые входы элементов ИЛИ объединены и  вл ютс  третьим управл ющим входом устройства, отличающеес  тем, что, с целью расширени  функциональных возможностей за счет возможности считывани  и стирани  информации из произвольного регистра, в него введены коммутатор, информационные входы которого подключены к выходам блока регистров, а выходы  вл ютс  выходами устройства, управл ющие входы коммутатора соединены с соответствующими выходами регистра управлени , адресный дешифратор, выходы которого подключены к соответствунхцим управл ющим входам коммутатора , а входы  вл ютс  сщресными входами устройства, элемент НЕ, выход которого подключен к соответствующему управл ющему входу коммутатора, а его вход подключен к управл ющему входу адресного дешифратора и  вл етс  четвертым управл ющим входом устройства, элементы И второй группы , первые входы которых подключены к выходгии элементов ИЛИ, вторые входы к выходу элемента НЕ, а выходыко вторым входам регистра управлени , третьи входы элементов ИЛИ  вл ютс  группой управл квдих входов устройства . Источники информации, прин тые во внимание при экспертизе 1.Патент США 3992699, кл. G 11 С 19/00, 1976.
2. 2.Am 3341/2841. 64 х 4 bits first - in first - out memories. Advanced Micro Devices Inc., 1974, p.p. 5.51. - 5.56 (прототип).