JPH08149160A

JPH08149160A - データ受信装置

Info

Publication number: JPH08149160A
Application number: JP6281737A
Authority: JP
Inventors: Masahiro Ito; 雅博伊藤
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1994-11-16
Filing date: 1994-11-16
Publication date: 1996-06-07
Anticipated expiration: 2017-11-11
Also published as: US5710800A; JP3344123B2

Abstract

(57)【要約】【目的】データが周期的に送信されてくることがな
く、また受信インターバル時間を時間データとして管理
するシステムに用いられ、データを受信したときには受
信データに対応させて受信インターバル時間を記憶する
データ受信装置を提供する。【構成】データ受信装置１は、受信回路１でデータを受
信すると、ストローブ信号を出力する。第１のレジスタ
回路４および第２のレジスタ回路５はこのストローブ信
号が入力されると、受信回路で受信した主データおよび
カウンタ回路３の計数値を抽出して格納する。また、カ
ウンタ回路３はストローブ信号が入力されて計数値をリ
セットする。さらに、受信フラグ回路６は、受信フラグ
信号をオンする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、非周期的に送信され
てくるデータを受信するデータ受信装置に関し、特にデ
ータの受信間隔を時間データとして受信データとともに
管理するシステムに用いて好適なデータ受信装置に関す
る。

【０００２】

【従来の技術】周期的にデータが送信されてくるシステ
ムでは、データ受信装置でデータを受信する間隔（受信
インターバル時間）を管理する必要がなかった。しかし
ながら、周期的にデータが送信されてこないシステムに
おいては、データ受信装置でデータを受信する間隔（受
信インターバル時間）を管理する必要のあるシステムも
ある。例えば、ＭＩＤＩデータを受信して演奏データと
して記録するシステムでは、操作された鍵盤のキーデー
タ等のイベントデータ（送信されてくるデータ）のみで
なく、それらのイベントデータの時間的な間隔を示す時
間データ（デュレーションデータ）も必要である。すな
わち、演奏データを記録するためには受信インターバル
時間も記録（管理）する必要がある。

【０００３】従来、このような受信インターバル時間の
管理を必要とするシステムではシステム側のホストＣＰ
Ｕが汎用タイマをソフトウエアで駆動し、データ受信装
置でデータを受信すると、この汎用タイマから受信イン
ターバル時間を読み出していた。

【０００４】

【発明が解決しようとする課題】しかしながら、システ
ム側のホストＣＰＵがデータ受信装置でデータを受信し
たかどうかを常に監視し続ける必要があるとともに、デ
ータ受信装置でデータを受信した時には優先的に受信し
たデータの転送や汎用タイマからの受信インターバル時
間の読み出し等の処理を行う必要があった。このため、
システム側のホストＣＰＵの負荷が大きくなる問題があ
り、該ホストＣＰＵの時分割複数処理実行の障害となっ
ていた。

【０００５】この発明の目的は、データが周期的に送信
されてくることがなく、また受信インターバル時間を時
間データとして管理するシステムに用いられ、データを
受信したときには受信データに対応させて受信インター
バル時間を記憶するデータ受信装置を提供することにあ
る。

【０００６】

【課題を解決するための手段】この発明のデータ受信装
置は、非周期的に送信されてくるデータを受信し、この
受信したデータと前回のデータ受信完了から今回のデー
タ受信を完了するまでの時間である受信インターバル時
間とを管理するシステムに用いられるデータ受信装置で
あって、送信されてきたデータの受信を完了した時に受
信完了信号を出力する受信回路と、所定の時間毎にカウ
ントアップを行い、前記受信完了信号が入力された時に
前記計数値をリセットするカウンタ回路と、前記受信完
了信号が入力された時に前記受信回路で受信したデータ
と前記カウンタ回路のリセットされる前の計数値を対応
させて管理データとして記憶する記憶手段と、システム
側から所定の信号が入力された時に、前記管理データを
出力する出力手段と、を備えたことを特徴とする。

【０００７】また、前記カウンタ回路は、計数値が計数
できる最大値を越えて０になったときにオーバーランフ
ラグ信号を出力することを特徴とする。

【０００８】また、前記受信回路が出力した受信完了信
号が入力されたときに受信データ有りを示す受信フラグ
信号を出力する受信フラグ生成回路を備えたことを特徴
とする。

【０００９】また、前記記憶手段には、複数個の前記管
理データを記憶する記憶容量を有し、この記憶容量一杯
に前記出力手段で出力していない管理データを記憶して
いるフル状態を示すフルフラグ信号を出力するフルフラ
グ信号出力手段と、この記憶容量に前記出力手段で出力
されていない管理データを全く記憶していないエンプテ
ィ状態を示すエンプティフラグ信号を出力するエンプテ
ィフラグ信号出力手段と、を備えたことを特徴とする。

【００１０】さらに、前記フル状態の時に、前記受信回
路で送信されてきたデータを受信するとエラーフラグ信
号を出力するエラーフラグ信号出力手段を備えたことを
特徴とする。

【００１１】

【作用】この発明のデータ受信装置においては、受信回
路が非周期的に送信されてくるデータを受信すると受信
完了信号を出力する。記憶手段では該受信完了信号が入
力されると、受信回路で受信したデータとカウンタ回路
の計数値とを対応させて管理データとして記憶する。ま
た、カウンタ回路は、該受信完了信号が入力されると、
計数値をリセットする。そして、システム側から所定の
信号が入力されると、前記記憶手段に記憶した前記管理
データを出力する。

【００１２】すなわち、データ受信装置は受信データと
受信インターバル時間（カウンタ回路の計数値）とを対
応させて管理データとして記憶することができる。した
がって、受信インターバル時間の管理を必要とするシス
テムにこのデータ受信装置を用いると、システム側のホ
ストＣＰＵでは、所定の信号をデータ受信装置に入力す
るだけで、データ受信装置が出力した管理データから受
信データと受信インターバル時間とを得ることができ
る。よって、該ホストＣＰＵは、受信インターバル時間
を計測する必要がなくなり、負荷が低減される。

【００１３】また、前記カウンタ回路は、計数値が計数
可能な最大値を越えた時に、オーバーランフラグ信号を
出力する。したがって、システム側では、このオーバー
ランフラグ信号の発生回数を検出することで、受信回路
でデータが受信されるまでにカウンタ回路がオーバーラ
ンした回数を知ることができる。したがって、システム
側では、カウンタ回路がオーバーランしても正確に受信
インターバル時間を得ることができる。

【００１４】また、受信フラグ生成回路は、受信回路か
ら前記受信完了信号が入力されたとき受信フラグ信号を
出力する。したがって、システム側では受信フラグ信号
によって受信回路でデータが受信されたかどうかを知る
ことができる。すなわち、システム側のホストＣＰＵは
データ受信装置がデータを受信したかどうかを常に監視
する必要がなくなり、さらに負荷が低減される。

【００１５】また、データ受信装置は、出力していない
管理データが記憶容量一杯に複数個記憶されるとフルフ
ラグ信号を出力し、出力していない管理データを全く記
憶していないとエンプティフラグ信号を出力する。した
がって、システム側に管理データが記憶容量一杯に記憶
している状態および出力していない管理データを全く記
憶していない状態を知らせることができる。ここで、シ
ステム側がフルフラグ信号が出力されるとデータ受信装
置から管理データの読み出しを開始し、エンプティフラ
グ信号が出力されるとデータの読み出しを完了するよう
にすれば、システム側ではデータ受信装置がデータを受
信する度にデータの読み出しを行う必要がなく、ホスト
ＣＰＵを効率よく動作させることができる。

【００１６】さらに、データ受信装置は、前記フル状態
の時に受信回路でデータを受信するとエラーフラグ信号
を出力する。すなわち、データ受信装置は、記憶容量が
一杯のために記憶することができないデータを受信する
と、エラーフラグ信号を出力する。したがって、システ
ム側ではデータ受信装置側でエラーの発生したことをこ
のエラーフラグ信号から検出することができる。

【００１７】

【実施例】

〔第１の実施例〕図１は、この発明の実施例であるデー
タ受信装置の構成を示す図である。データ受信装置１
は、送信されてきたデータを受信する受信回路２と、図
外のクロック回路が出力したシステムクロックを計数す
るカウンタ回路３と、受信したデータ（主データ）を抽
出して格納する第１のレジスタ回路４と、前記カウンタ
回路３の計数値を抽出し、時間データとして格納する第
２のレジスタ回路５と、前記受信回路２で送信されてき
たデータを受信したことを示す受信フラグ信号を出力す
る受信フラグ回路６とを備えている。この実施例では第
１のレジスタ回路４と第２のレジスタ回路５とでこの発
明の記憶手段を構成する。またカウンタ回路３の計数値
（時間データ）がこの発明の受信インターバル時間を示
す。この実施例のデータ受信装置は、例えばシリアルＭ
ＩＤＩデータ受信記録装置等のシステムに用いられ、図
外のシステム側のホストＣＰＵから第１のレジスタ回路
４および第２のレジスタ回路５に格納されているデータ
の読み出し信号が入力される。

【００１８】データ受信装置１では、受信回路２で非周
期的に送信されてくるデータを受信する。受信回路２
は、例えば調歩同期方式で送信されてくる非同期シリア
ルデータの受信回路である。受信回路２では、送信され
てきたシリアルデータをワード単位のパラレルデータと
して受信すると、ストローブ信号（この発明の受信完了
信号）を出力する。このストローブ信号は、カウンタ回
路３、第１のレジスタ回路４、第２のレジスタ回路５、
および、受信フラグ回路６に入力される。第１のレジス
タ回路４は、このストローブ信号が入力されると受信回
路２から前記パラレルデータを抽出し、これを主データ
として格納する。第２のレジスタ回路５は、カウンタ回
路３の計数値を抽出し、これを時間データとして格納す
る。カウンタ回路３は、計数値をリセットする。なお、
第２のレジスタ回路５が抽出して格納する計数値は、カ
ウンタ回路３がリセットする前の計数値である。また、
受信フラグ回路６はストローブ信号が入力されると、受
信フラグ信号をオンする。この受信フラグ信号はシステ
ム側のホストＣＰＵに入力される。

【００１９】ホストＣＰＵは、受信フラグ信号がオンす
ると主データリード信号および時間データリード信号を
出力する。この主データリード信号は、第１のレジスタ
回路４に入力され、時間データリード信号は第２のレジ
スタ回路５に入力される。

【００２０】第１のレジスタ回路４は、主データリード
信号が入力されると、格納している主データを出力デー
タバスに出力する。第２のレジスタ回路５は、時間デー
タリード信号が入力されると、格納している時間データ
を出力データバスに出力する。第１のレジスタ回路４お
よび第２のレジスタ回路５に格納している主データおよ
び時間データが出力データバスに出力されると、受信フ
ラグ回路６は受信フラグ信号をオフする。また、カウン
タ回路３は計数値が計数できる最大の計数値を越えて０
になった時（オーバランした時）にはオーバーランフラ
グ信号を出力する。この、オーバーラン信号は、パルス
信号であり、オーバーランする毎に出力される。ホスト
ＣＰＵでは、オーバーランフラグ信号が発生する度に割
り込み処理を行って、カウンタ回路３でオーバーランが
発生した回数を検出する。

【００２１】以下、この発明の実施例のデータ受信装置
の動作を詳細に説明する。図２は、この実施例のデータ
受信装置の動作時のタイムチャートである。（１）は、
受信回路２に非周期的に送信されてくる入力シリアルデ
ータを示す。（２）は、受信回路２が出力するストロー
ブ信号を示す。（３）は、カウンタ回路３の動作を示
す。（４）は、第１のレジスタ回路４および第２のレジ
スタ回路５に格納されているデータを示す。（５）は、
受信フラグ回路６が出力する受信フラグ信号を示す。
（６）は、図示しないホストＣＰＵから入力される時間
データリード信号を示す。（７）は、図示しないホスト
ＣＰＵから入力される主データリード信号を示す。
（８）は、出力データバスに出力されたデータを示す。
（９）は、カウンタ回路３が出力するオーバーランフラ
グ信号を示す。

【００２２】この実施例では、受信回路２で受信する入
力シリアルデータは主データ８ビット（ｂ１〜ｂ８）の
先頭にスタートビットＳと、最後にストップビットＥが
付された１０ビットで構成されている。受信回路２は、
入力シリアルデータｄ（ｎ−１）の先頭に付されたスタ
ートビットＳを検出すると（ｔ１）、同期補正を行って
主データｂ１〜ｂ８を順次シフトレジスタ等に取り込
み、この主データｂ１〜ｂ８がパラレル抽出できるタイ
ミングでストローブ信号を出力する（ｔ２）。

【００２３】受信回路２が出力したストローブ信号は、
第１のレジスタ回路４および第２のレジスタ回路５に入
力される。第１のレジスタ回路４はストローブ信号が入
力されると、受信回路２で受信した入力シリアルデータ
をパラレルデータとして抽出し、これを主データとして
格納する。また、第２のレジスタ回路５は、カウンタ回
路３の計数値を抽出し、これを時間データとして格納す
る。

【００２４】また、このストローブ信号はカウンタ回路
３にも入力されて、カウンタ回路３ではストローブ信号
が入力されると計数値をリセットする。なお、第２のレ
ジスタ回路５はカウンタ回路３がリセットする前の計数
値を抽出して、格納している。さらに、このストローブ
信号は受信フラグ回路６にも入力され、受信フラグ回路
６では受信フラグ信号をオンする。

【００２５】システム側では、この受信フラグ信号がオ
ンしたことを検出することで、受信回路２で入力シリア
ルデータが受信され、第１のレジスタ回路４および第２
のレジスタ回路５に主データおよび時間データが格納さ
れたことを知ることができる。第１のレジスタ回路４お
よび第２のレジスタ回路５に主データおよび時間データ
が格納されると、システム側のホストＣＰＵは主データ
リード信号および時間データリード信号をデータ受信装
置１へ出力する。この実施例では、時間データリード信
号が出力された後に主データリード信号が出力される。

【００２６】ホストＣＰＵが時間データリード信号を出
力すると（ｔ３）、この時間データリード信号は第２の
レジスタ回路５に入力される。第２のレジスタ回路５
は、時間データリード信号が入力されると、格納してい
る時間データを出力データバスに出力する。その後シス
テム側のホストＣＰＵから、第１のレジスタ回路４に主
データリード信号が入力され（ｔ４）、第１のレジスタ
回路４は格納している主データを出力データバスに出力
する。また、主データリード信号は受信フラグ回路６に
も入力される。受信フラグ回路６は、主データリード信
号が入力されると受信フラグ信号をオフする。

【００２７】そして、受信回路１で再び入力シリアルデ
ータｄ（ｎ）のスタービットＳを検出すると（ｔ５）、
同期補正を行って主データｂ１〜ｂ８を順次シフトレジ
スタ等に取り込み、この主データｂ１〜ｂ８がパラレル
抽出できるタイミングでストローブ信号を出力する（ｔ
６）。以降、上記した処理が行われ第１のレジスタ回路
４および第２のレジスタ回路５に主データｄ（ｎ）およ
び時間データｔ（ｎ）が格納される。そして、上記と同
様にホストＣＰＵから時間データリード信号および主デ
ータリード信号が入力されるとこれのデータを出力デー
タバスに出力する。

【００２８】すなわち、第１のレジスタ回路４および第
２のレジスタ回路５に新たに主データおよび時間データ
が格納されると受信フラグ信号がオンし、これらのデー
タが出力データバスに出力されると受信フラグ信号がオ
フする。したがって、ホストＣＰＵでは、受信フラグ信
号がオンしたときに主データリード信号および時間デー
タリード信号を出力するだけで、受信回路２で受信した
主データおよび時間データを得ることができる。また、
ホストＣＰＵが時間データリード信号を出力した後に主
データリード信号を出力するようにしたため、データ受
信装置１では後から入力される主データリード信号のみ
によって受信フラグ信号をオフすればよい。

【００２９】なお、上記実施例では、データ受信装置１
に時間データリード信号が主データリード信号に先行す
るように入力されるとしたが、この逆であってもよい。
この場合には、時間データリード信号によって受信フラ
グ信号をオフすればよい。

【００３０】また、カウンタ回路３は、ｔ７で示すよう
に計数値が計数できる最大の計数値を越えて０になる
と、オーバーランフラグ信号を出力する。このオーバー
ランフラグ信号はシステム側のホストＣＰＵに入力され
る。システム側のホストＣＰＵでは、オーバーラン信号
が入力されると割り込みが入り、カウンタ回路３で発生
したオーバーランの発生回数を検出する。したがって、
ホストＣＰＵではカウンタ回路３がオーバーランした場
合でも受信インターバル時間を以下に示す式から正確に
算出することができる。受信インターバル時間＝（ｍ×Ｔ）＋Ａ×Ｓなお、Ｔはカウンタ回路３の１周期に要する時間ｍはオーバーランの発生した回数Ａはカウンタ回路３の計数値Ｓは計数値を１カウントアップする時間である。

【００３１】以上のように、データ受信装置１で、受信
データと時間データ（受信インターバル時間）を第１の
レジスタ回路４および第２のレジスタ回路５に格納する
ことができる。したがって、受信インターバル時間の管
理が必要なシステムに用いると、システム側のホストＣ
ＰＵは汎用タイマを駆動させて受信インターバル時間を
検出する必要がなくなる。このため、ホストＣＰＵは負
荷が低減される。また、ホストＣＰＵにはカウンタ回路
３がオーバーランしてもこれを示す信号（オーバーラン
フラグ信号）が入力されるので正確に受信インターバル
時間を検出することができる。さらに、ホストＣＰＵは
受信フラグ信号の状態から、受信回路２でデータを受信
したかどうかを知ることができる。したがって、ホスト
ＣＰＵは、受信回路２でデータを受信したかどうかを監
視する必要がなく、さに負荷が低減され効率良くシステ
ムを動作をさせることができる。

【００３２】〔第２の実施例〕図３は、この発明の他の
実施例のデータ受信装置の構成を示す図である。上記し
た実施例と構成上異なる点は、受信フラグ回路６をなく
し、メモリ回路７を備えた点である。この実施例では上
記した第１の実施例と同様の機能を有する回路について
は同一番号を付して説明を行う。メモリ回路７は、前記
主データと時間データを対応させて記憶する。メモリ回
路７には、主データを記憶する主データ記憶回路１１
と、時間データを記憶する時間データ記憶回路１２と、
を備え、主データ記憶回路１１および時間データ記憶回
路１２には、それぞれデータを書き込むアドレスを制御
するライトアドレス生成回路１１ａ、１２ａおよび書き
込まれているデータを読み出すアドレスを制御するリー
ドアドレス生成回路１１ｂ、１２ｂを有している。ま
た、メモリ回路７は、出力データバスに出力していない
データ（以下、未読データと言う）が全てのアドレスに
記憶されている状態を示すフルフラグ信号と、未読デー
タが全てのアドレスに記憶されていない状態を示すエン
プティフラグ信号を出力する。

【００３３】この実施例では、受信回路２から出力され
たストローブ信号はメモリ回路７に入力される。メモリ
回路７が主データ記憶回路１１および時間データ記憶回
路１２のライトアドレス生成回路１１ａ、１２ａで設定
されているアドレスにそれぞれ主データおよび時間デー
タを記憶した後、ライトアドレス生成回路１１ａ、１２
ａのアドレスがインクリメントされる。また、前記した
実施例と同様にホストＣＰＵから時間データリード信
号、主データリード信号の順に入力されると決めている
場合には、時間データリード信号が入力されると第１の
レジスタ回路４および第２のレジスタ回路５が、リード
アドレス生成回路１１ｂ、１２ｂで設定されているアド
レスに書き込まれている主データおよび時間データを抽
出して格納する。そして、第２のレジスタ回路５は、こ
の格納した時間データを出力データバスに出力する。そ
の後、主データリード信号が入力されると、第１のレジ
スタ回路４は格納している主データを出力データバスに
出力する。また、メモリ回路７は、主データリード信号
によってリードアドレス生成回路１１ｂ、１２ｂのアド
レスがインクリメントされる。

【００３４】この実施例のデータ受信装置の動作を図４
を参照しながら詳細に説明する。図４は、この実施例の
データ受信装置の動作時のタイムチャートである。
（１）は、受信回路２に非周期的に送信されてくる入力
シリアルデータを示す。（２）は、受信回路２が出力す
るストローブ信号を示す。（３）は、カウンタ回路３の
動作を示す。（４）は、ライトアドレス生成回路１１
ａ、１２ａが設定しているアドレスを示す。（５）は、
図示しないホストＣＰＵから入力される時間データリー
ド信号を示す。（６）は、図示しないホストＣＰＵから
入力される主データリード信号を示す。（７）は、出力
データバスに出力されたデータを示す。（８）は、リー
ドアドレス生成回路１１ｂ、１２ｂが設定しているアド
レスを示す。（９）は、第１のレジスタ回路４および第
２のレジスタ回路５に格納されているデータを示す。
（１０）は、メモリ回路７が出力するフルフラグ信号を
示す。（１１）は、メモリ回路７が出力するエンプティ
フラグ信号を示す。

【００３５】この実施例では、主データと時間データを
対にして１ワードとみなし、メモリ回路７は最大４ワー
ド記憶することができる構成とした。主データ記憶回路
１１および時間データ記憶回路１２は、主データ、時間
データをそれぞれアドレスＡ（１）、Ａ（２）、Ａ
（３）、Ａ（４）に記憶する。ライトアドレス生成回路
１１ａ、１２ａおよびリードアドレス生成回路１１ｂ、
１２ｂは、インクリメントされる度にアドレスをＡ
（１）、Ａ（２）、Ａ（３）、Ａ（４）、Ａ（１）、・
・・に設定する。

【００３６】また、上記した第１の実施例と同様に図外
のホストＣＰＵから主データリード信号および時間デー
タリード信号が入力される。ｔ１０において、メモリ回
路７には未読データが記憶されておらず、エンプティフ
ラグ信号がオンしている。また、ライトアドレス生成回
路１１ａ、１２ａおよびリードアドレス生成回路１１
ｂ、１２ｂはアドレスをＡ（１）に設定している。ｔ１
１において、受信回路２は入力シリアルデータｄ（ｎ−
１）を受信すると、ストローブ信号を出力する。

【００３７】このストローブ信号はメモリ回路７に入力
される。メモリ回路７は、ストローブ信号が入力される
と、主データ記憶回路１１および時間データ記憶回路１
２がライトアドレス生成回路１１ａ、１２ａで設定され
ているアドレスＡ（１）にそれぞれ主データｄ（ｎ−
１）および時間データｔ（ｎ−１）を書き込む。その直
後にライトアドレス生成回路１１ａ、１２ａがストロー
ブ信号によってインクリメントされる。これによって、
ライトアドレス生成回路１１ａ、１２ａはアドレスをＡ
（２）に設定する。ここで、メモリ回路７は未読データ
が書き込まれたことになり、エンプティフラグ信号がオ
フする（ｔ１２）。

【００３８】そして、ｔ１３で入力シリアルデータｄ
（ｎ）を受信すると上記と同じ処理を行い、主データ記
憶回路１１のアドレスＡ（２）に主データｄ（ｎ）、時
間データ記憶回路１２のアドレスＡ（２）に時間データ
ｔ（ｎ）を書き込み、ライトアドレス生成回路１１ａ、
１２ａがインクリメントされて、アドレスがＡ（３）に
設定される。

【００３９】同様の処理が繰り返されて、ｔ１４で主デ
ータ記憶回路１１のアドレスＡ（３）に主データｄ（ｎ
＋１）、時間データ記憶回路１２のアドレスＡ（３）に
時間データｔ（ｎ＋１）を書き込み、ｔ１５でアドレス
Ａ（４）に主データｄ（ｎ＋２）、時間データ記憶回路
１２のアドレスＡ（４）に時間データｔ（ｎ＋２）が書
き込まれる。これで、メモリ回路７には未読データが４
ワード記憶されたことになる。すなわち、メモリ回路７
は記憶容量一杯の主データおよび時間データを記憶した
ことになる。このときに、メモリ回路７はフルフラグ信
号をオンする。

【００４０】この後、ライトアドレス生成回路１１ａ、
１２ａはアドレスをＡ（１）に設定する。

【００４１】ホストＣＰＵでは、フルフラグ信号がオン
すると主データリード信号および時間データリード信号
を以下に示す手順で出力する。この実施例でも上記した
第１の実施例と同様に時間データリード信号を主データ
リード信号に先行して出力する。ホストＣＰＵは、フル
フラグ信号のオンを検知すると、時間データリード信号
を出力する（ｔ１６）。この時間データリード信号は第
１のレジスタ回路４および第２のレジスタ回路５に入力
される。第１のレジスタ回路４は、主データ記憶回路１
１のリードアドレス生成回路１１ａが生成しているアド
レスＡ（１）に書き込まれている主データｄ（ｎ−１）
を抽出して格納する。また、第２のレジスタ回路５は、
時間データ記憶回路１２のリードアドレス生成回路１１
ｂが生成しているアドレスＡ（１）に書き込まれている
時間データｔ（ｎ−１）を抽出して格納し、この格納し
た時間データｔ（ｎ−１）を出力データバスに出力す
る。

【００４２】その後、ホストＣＰＵは主データリード信
号を出力する（ｔ１７）。第１のレジスタ回路４は、主
データリード信号が入力されると、格納している主デー
タｄ（ｎ−１）を出力データバスに出力する。また、こ
の主データリード信号はリードアドレス生成回路１１
ｂ、１２ｂに入力される。リードアドレス生成回路１１
ｂ、１２ｂは、この主データリード信号によってインク
リメントされてアドレスをＡ（２）に設定する。これに
よって、メモリ回路７に記憶されている未読データは３
ワードになる。メモリ回路７は、未読データが３ワード
となったので、フルフラグ信号をオフする（ｔ１８）。

【００４３】そして、ホストＣＰＵは上記と同様に再び
時間データリード信号、主データリード信号を出力し
て、データ受信装置１に時間データｔ（ｎ）、主データ
ｄ（ｎ）を出力データバスに出力させる。この処理を繰
り返して、時間データｔ（ｎ＋１）、主データｄ（ｎ＋
１）および時間データｔ（ｎ＋２）、主データｄ（ｎ＋
２）とを出力データバスに出力させる。これによって、
メモリ回路７には未読データが記憶されていない状態と
なる。メモリ回路７は、未読データを記憶していない状
態になったので、エンプティフラグ信号が再びオンする
（ｔ１９）。ホストＣＰＵは、エンプティフラグ信号が
オンしたことにより、メモリ回路７に未読データが記憶
されていないことを知り、時間データおよび主データの
読み出し処理を完了する。すなわち、ホストＣＰＵでは
時間データおよび主データを４ワード分連続して読み出
すことができる。

【００４４】以上のように、データ受信装置１を構成し
て、動作させることにより、ホストＣＰＵでは、エンプ
ティフラグ信号から、未読データの有無を知ることがで
きる。また、フルフラグ信号から未読データでメモリ回
路７の記憶容量が一杯になっているかを知ることができ
る。また、ホストＣＰＵは、受信回路２でデータを受信
する度に主データおよび時間データを読み出す処理を行
う必要がなく、データを複数受信した後にまとめて読み
出し処理を行うことができる。したがって、効率よくホ
ストＣＰＵを動作させることができる。また、ホストＣ
ＰＵから入力される、読み出し信号によって、次に読み
出すデータを第１のレジスタ回路４および第２のレジス
タ回路５に格納するので、受信回路２の受信タイミング
と第１のレジスタ回路４および第２のレジスタ回路５か
らの読み出しタイミングが非同期の関係であっても、読
み出し側のタイミングが制約されることはない。

【００４５】〔第３の実施例〕さらに、図５はこの発明
の他の実施例であるデータ受信装置の構成を示す図であ
る。この、実施例のデータ受信装置は、上記した第２の
実施例をより実用的に改良したものである。上述した第
２の実施例と構成上異なる点は、さらに制御回路８を備
えた点である。また、上記した実施例と同一の機能を有
する回路については、同一番号を付して説明を行う。制
御回路８は、メモリ回路７へのデータの書き込みや、第
１のレジスタ回路４および第２のレジスタ回路５へのデ
ータの読み出し等を制御する。また、制御回路８は、全
てのアドレスに未読データが記憶されているときに、受
信回路２で入力シリアルデータを受信したことを示すエ
ラーフラグ信号を出力する。また、制御回路８は、スタ
ート命令によってエラーフラグ信号等の状態やレジスタ
データ等を初期値にイニシャライズする。さらに、制御
回路８は初期動作と連続時の動作を切り換える制御フラ
グを記憶している。

【００４６】図６、および図７を参照しながらこの実施
例のデータ受信装置の動作を説明する。図６は、このデ
ータ受信装置の制御回路のフローチャートである。図７
は、動作時のタイムチャートである。（１）は、制御回
路８に入力されるスタート信号を示す。（２）は、受信
回路２に非周期的に送信されてくる入力シリアルデータ
を示す。（３）は、受信回路２が出力するストローブ信
号を示す。（４）は、制御回路８がメモリ回路７にデー
タの書き込みを指示するメモリライト信号を示す。
（５）は、ライトアドレス生成回路１１ａ、１２ａが設
定しているアドレスを示す。（６）は、制御回路８がメ
モリ回路７に書き込まれているデータの読み出しを指示
するメモリリード信号を示す。（７）は、リードアドレ
ス生成回路１１ｂ、１２ｂが設定しているアドレスを示
す。（８）は、第１のレジスタ回路４および第２のレジ
スタ回路５に格納されているデータを示す。（９）は、
図示しないホストＣＰＵから入力される時間データリー
ド信号を示す。（１０）は、図示しないホストＣＰＵか
ら入力される主データリード信号を示す。（１１）は、
出力データバスに出力されたデータを示す。（１２）
は、メモリ回路７が出力するエンプティフラグ信号を示
す。（１３）は、メモリ回路７が出力するフルフラグ信
号を示す。（１４）は、初期動作と連続時の動作を切り
換える制御フラグを示す。（１５）は、エラーフラグ信
号を示す。

【００４７】なお、メモリ回路７は、第２の実施例と同
様に４ワード分の記憶エリアを備えている。ｔ２１にお
いて、制御回路８にスタート信号が入力される。制御回
路８は、スタート信号が入力されたことによって、上記
エンプティフラグ信号をオン、フルフラグ信号をオフ、
制御フラグをオン、エラーフラグ信号をオフするととも
に、ライトアドレス生成回路１１ａ、１２ａおよびリー
ドアドレス生成回路１１ｂ、１２ｂのアドレスをＡ
（１）にするイニシャライズを行って（ｎ１）、カウン
タ回路３をスタートさせる。データ受信装置１は、受信
回路２で入力シリアルデータをｄ０を受信すると（ｔ２
２）、ストローブ信号を出力する。このストローブ信号
は制御回路８に入力される。制御回路８は、ストローブ
信号が入力されると（ｎ２）、今フルフラグ信号がオフ
しているのでｎ３→ｎ４に進み、以下の処理を行う。制
御回路８は、ライトアドレス生成回路１１ａ、１２ａに
メモリライト信号を入力する。ｎ４では以下の処理が行
われる。主データ記憶回路１１および時間データ記憶回
路１２は、メモリライト信号が入力されたことにより、
受信回路１で受信した主データおよびカウンタ回路３の
計数値をライトアドレス生成回路１１ａ、１２ａで設定
されているアドレスＡ（１）に主データｄ０および時間
データｔ０を書き込む。この後、ライトアドレス生成回
路１１ａ、１２ａはインクリメントされ、アドレスをＡ
（２）に設定する。また、制御回路８は、カウンタ回路
３にリセット信号を入力して計数値をリセットさせる。
これによって、メモリ回路７は未読データを記憶したこ
とになり、エンプティフラグ信号がオフする（ｔ２
３）。

【００４８】このとき、制御回路８は制御フラグがオン
しているためｎ３→ｎ５→ｎ８に進み以下の処理を行
う。制御回路８は、メモリリード信号を出力する（ｔ２
４）。

【００４９】このメモリリード信号は、第１のレジスタ
回路４および第２のレジスタ回路５に入力される。第１
のレジスタ回路４および第２のレジスタ回路５は、それ
ぞれ主データ記憶回路１１および時間データ記憶回路１
２のアドレスＡ（１）のデータを抽出して、格納する。
また、リードアドレス生成回路１１ｂ、１２ｂはメモリ
リード信号によってインクリメントされアドレスをＡ
（２）に設定する。また、制御回路８は、メモリーリー
ド信号を出力したことにより制御フラグをオフする。こ
れにより、メモリ回路７には、未読データが記憶されて
いない状態となり、エンプティフラグ信号が再びオンす
る（ｔ２５）。

【００５０】この後、ｔ２６で入力シリアルデータｄ１
を受信すると、ｎ４に進み上記と同様の処理を行う。そ
して、この時には制御フラグ信号がオフしているのでｎ
５からｎ６に進むがホストＣＰＵから主データリード信
号が入力されていないので、再びｎ２に戻る。

【００５１】この処理が繰り返されて、ｄ２〜ｄ４を受
信回路２で受信し、メモリ回路７に４ワード分の時間デ
ータおよび主データを記憶すると、フルフラグ信号がオ
ンする（ｔ２７）。

【００５２】ここで、ｔ２８において、さらに受信回路
２で主データｄ５を受信すると、制御回路８はｎ２から
ｎ３に進むがフルフラグ信号がオンしているのでｎ９に
進み、エラーフラグ信号をオンする（ｔ２９）。ホスト
ＣＰＵでは、エラーフラグ信号がオンしたことにより、
データ受信装置１側でエラーが発生したことを知ること
ができ、受信回路２の受信動作を停止させる等のエラー
処理を行うことができる。

【００５３】ところで、ホストＣＰＵには、このフルフ
ラグ信号がオンすると割り込みが入る。ホストＣＰＵ
は、時間データリード信号を第２のレジスタ回路５に入
力する（ｔ３０）。これによって、第２のレジスタ回路
５が格納している時間データｔ０を出力データバスに出
力する。そして、ホストＣＰＵは主データリード信号を
出力する（ｔ３１）。これによって、第１のレジスタ回
路４が主データｄ０を出力データバスに出力する。ま
た、主データリード信号は制御回路８に入力される。こ
れにより、制御回路８はｎ６→ｎ７に進む。この時、エ
ンプティフラグ信号はオフしているのでｎ８に進み、制
御回路８がメモリリード信号を出力する。このメモリリ
ード信号は、第１のレジスタ回路４および第２のレジス
タ回路５に入力される。第１のレジスタ回路４および第
２のレジスタ回路５は、リードアドレス生成回路１１
ｂ、１２ｂで設定されているアドレスＡ（２）に記憶さ
れている、主データｄ１および時間データｔ１を抽出し
て格納する。さらに、メモリリード信号は、リードアド
レス生成回路１１ｂ、１２ｂをインクリメントしてリー
ドアドレスをＡ２に設定する。これにより、メモリ回路
７に記憶されている未読データは３ワードになるので、
フルフラグ信号がオフされる（ｔ３２）。

【００５４】上記した処理が繰り返されて主データｄ２
〜ｄ３、時間データｔ２〜ｔ３が出力データバスに出力
され、主データｄ４、時間データｔ４がそれぞれ第１の
レジスタ回路４および第２のレジスタ回路５に記憶され
ると、メモリ回路７には未読データが記憶されていない
状態となり、エンプティフラグ信号がオンする（ｔ３
３）。このとき、メモリ回路７には未読データは存在し
ないが、第１のレジスタ回路４および第２のレジスタ回
路５に格納されているデータは未読データである。ここ
で、このようにして第１のレジスタ回路４および第２の
レジスタ回路５に格納されている未読データの読み出し
は、次のデータを受信して再びフルフラグ信号がオンし
た時に読み出せばよい。

【００５５】ところで、つぎのデータを受信する前にこ
の第１のレジスタ回路４および第２のレジスタ回路５に
格納されている未読データの読み出しを行うこともでき
る。

【００５６】この場合にも、ホストＣＰＵから主データ
リード信号、および時間データリード信号が入力される
と（ｎ６）、第１のレジスタ回路４および第２のレジス
タ回路５は主データｄ４および時間データｔ４を出力デ
ータバスに出力する。ところで、制御回路８は、ｎ６で
主データリード信号が入力されても、ｎ７でエンプティ
フラグ信号がオフしているのでｎ８には進まずｎ１０に
進んで制御フラグをオンする。すなわち、制御回路８は
メモリリード信号の発生を禁止し、代わりに制御フラグ
をオンすることになる（ｔ３４）。この制御フラグがオ
ンしている状態はメモリアドレスはオフセット値を持っ
ているが、各フラグ信号は初期値と等しく、受信データ
ｄ６により発生するストローブ信号によって、メモリリ
ード信号を発生する。

【００５７】以上のように、メモリ回路７に受信データ
を記憶する空き領域が無い状態で、次のデータを受信し
たために、エラーが発生するとエラーフラグ信号をオン
する。このため、ホストＣＰＵでは、エラーフラグ信号
からデータ受信装置１側でエラーが発生したかどうかを
知るこができ、受信回路２の受信動作を停止させる等の
エラー処理を行うことができる。

【００５８】また、第２の実施例と同様に、ホストＣＰ
Ｕから入力される、読み出し信号によって、次に読み出
すデータを第１のレジスタ回路４および第２のレジスタ
回路５に格納するので、受信回路２の受信タイミングと
第１のレジスタ回路４および第２のレジスタ回路５から
の読み出しタイミングが非同期の関係であっても、読み
出し側のタイミングが制約されることはなく、主データ
および時間データを正確に読み出すことができる。さら
に、主データ記憶回路１１および時間データ記憶回路１
２を１つの制御回路８で制御することができ、データ受
信装置１の回路を簡単に構成できる。

【００５９】なお、ＭＩＤＩデータを受信して演奏デー
タとして記録するシステム（シーケンサ）にこの発明の
データ受信装置を適用した場合には、入力シリアルデー
タ（主データ）がイベントデータとして記録されるとと
もに、時間データがデュレーションデータとして記録さ
れる。

【００６０】

【発明の効果】以上のように、この発明によれば、デー
タ受信装置が受信データと受信インターバル時間とを対
応させて管理データとして記憶するので、受信インター
バル時間の管理を必要とするシステムにこのデータ受信
装置を用いると、システム側のホストＣＰＵでは、デー
タ受信装置から受信データと受信インターバル時間とを
得ることができる。よって、システム側のホストＣＰＵ
は、受信インターバル時間を計測する必要がなくなり、
負荷が低減される。

【００６１】また、前記カウンタ回路が計数値が計数可
能な最大値を越えた時に、オーバーランフラグ信号を出
力するので、システム側ではこのオーバーランフラグ信
号の発生回数を検出することで、受信回路でデータが受
信されるまでにカウンタ回路がオーバーランした回数を
知ることができる。したがって、システム側では、カウ
ンタ回路がオーバーランしても正確に受信インターバル
時間を得ることができる。

【００６２】また、受信フラグ生成回路が受信回路から
前記受信完了信号が入力されたとき受信フラグ信号を出
力するので、システム側のホストＣＰＵはデータ受信装
置がデータを受信したかどうかの監視を行う必要がなく
なり、さらに負荷が低減される。

【００６３】また、データ受信装置は、出力していない
管理データが記憶容量一杯に複数個記憶されるとフルフ
ラグ信号を出力し、出力していない管理データを全く記
憶していないとエンプティフラグ信号を出力する。した
がって、システム側に管理データが記憶容量一杯に記憶
している状態および出力していない管理データを全く記
憶していない状態を知らせることができる。

【００６４】さらに、データ受信装置は、記憶容量が一
杯のために記憶することができないデータを受信する
と、エラーフラグ信号を出力する。したがって、システ
ム側ではデータ受信装置側でエラーの発生したことをこ
のエラーフラグ信号から検出することができる。

【図面の簡単な説明】

【図１】この発明の第１の実施例であるデータ受信装置
の構成を示す図である。

【図２】同実施例のデータ受信装置の動作を示すタイム
チャートである。

【図３】この発明の第２の実施例であるデータ受信装置
の構成を示す図である。

【図４】この実施例のデータ受信装置の動作時のタイム
チャートである。

【図５】この発明の第３の実施例であるデータ受信装置
の構成を示す図である。

【図６】このデータ受信装置の動作時のフローチャート
である。

【図７】このデータ受信装置の動作時のタイムチャート
である

【符号の説明】

１−データ受信装置２−受信回路３−カウンタ回路４−第１のレジスタ回路５−第２のレジスタ回路６−受信フラグ回路７−メモリ回路８−制御回路

Claims

【特許請求の範囲】

【請求項１】非周期的に送信されてくるデータを受信
し、この受信したデータと前回のデータ受信完了から今
回のデータ受信を完了するまでの時間である受信インタ
ーバル時間とを管理するシステムに用いられるデータ受
信装置であって、送信されてきたデータの受信を完了した時に受信完了信
号を出力する受信回路と、所定の時間毎にカウントアップを行い、前記受信完了信
号が入力された時に前記計数値をリセットするカウンタ
回路と、前記受信完了信号が入力された時に前記受信回路で受信
したデータと前記カウンタ回路のリセットされる前の計
数値を対応させて管理データとして記憶する記憶手段
と、システム側から所定の信号が入力された時に、前記管理
データを出力する出力手段と、を備えたことを特徴とす
るデータ受信装置。
【請求項２】前記カウンタ回路は、計数値が計数でき
る最大値を越えて０になったときにオーバーランフラグ
信号を出力することを特徴とする請求項１記載のデータ
受信装置。
【請求項３】前記受信回路が出力した受信完了信号が
入力されたときに受信データ有りを示す受信フラグ信号
を出力する受信フラグ生成回路を備えたことを特徴とす
る請求項１または２記載のデータ受信装置。
【請求項４】前記記憶手段には、複数個の前記管理デ
ータを記憶する記憶容量を有し、この記憶容量一杯に前記出力手段で出力していない管理
データを記憶しているフル状態を示すフルフラグ信号を
出力するフルフラグ信号出力手段と、この記憶容量に前記出力手段で出力されていない管理デ
ータを全く記憶していないエンプティ状態を示すエンプ
ティフラグ信号を出力するエンプティフラグ信号出力手
段と、を備えたことを特徴とする請求項１記載のデータ
受信装置。
【請求項５】前記フル状態の時に、前記受信回路で送
信されてきたデータを受信するとエラーフラグ信号を出
力するエラーフラグ信号出力手段を備えたことを特徴と
する請求項４記載のデータ受信装置。