JP3466738B2 - 非同期シリアルデータ受信装置 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】この発明は、主データの先頭およ
び最後尾に各々スタートビットおよびストップビットが
付加されたシリアルデータを非同期で受信する非同期シ
リアルデータ受信装置に関する。 【０００２】 【従来の技術】主データの先頭および最後尾に各々スタ
ートビットおよびストップビットが付加されたシリアル
データの通信方式（調歩同期方式）では、スタートビッ
トの検出によってデータ抽出クロック生成用のカウンタ
を補正することが重要である。 【０００３】調歩同期方式では、通常無通信状態では回
線は“１”の状態に保たれており、スタートビットが
“０”である。従来、スタートビットの検出はスタート
ビット先頭の立ち下がりエッジを検出して伝送レートよ
りも高速のクロックで計数するカウンタを始動させ、そ
のカウンタの計数出力に基づいて受信信号の伝送レート
（１ビット時間）内に回線の状態（“１”または
“０”）を複数回抽出し、この抽出した状態を多数決判
定することによってスタートビットを検出する方法等が
ある（特開平４−３５４２２０号参照）。 【０００４】 【発明が解決しようとする課題】しかしながら、このよ
うにしてスタートビットを検出する場合、スタートビッ
トの前半にドロップアウトのようなある程度幅の大きい
雑音が発生すると、多数決判定によってスタートビット
でないと判定されてしまう。すなわち、このような場合
にはスタートビットを検出することができず、送信され
てきたデータの読み出しができない問題があった。 【０００５】また、スタートビットの検出条件をより多
く用いることによって、検出能力を高くする事は十分考
えられるが、反面、受信装置の回路規模が大きくなる問
題がある。 【０００６】この発明の目的は、簡単な回路構成でスタ
ートビットの前半にドロップアウトのようなある程度幅
の大きい雑音が発生しても、正確にスタートビットを検
出し入力されたシリアルデータを抽出するクロックを補
正することができる非同期シリアルデータ受信装置を提
供することにある。 【０００７】 【課題を解決するための手段】この発明は、複数のビッ
トからなる１ワード分の主データの先頭および最後尾に
各々スタートビットおよびストップビットが付加された
シリアルデータを非同期で受信する非同期シリアルデー
タ受信装置において、前記シリアルデータを入力する第
１のシフトレジスタ回路と、前記シリアルデータの各ビ
ットの伝送レートに比べて高速のクロックを出力するク
ロック回路と、前記第１のシフトレジスタ回路に入力し
たシリアルデータの立ち下がりまたは立ち上がりのエッ
ジを検出するエッジ検出回路と、前記エッジが検出され
た時に窓信号を出力する窓信号回路と、前記窓信号によ
って所定値がセットされ前記クロック回路が出力する高
速クロックをカウントするカウンタ回路と、前記窓信号
が出力されている状態のときに前記シリアルデータが変
化するか否かを監視し、前記カウンタ回路の計数値が所
定の値になるまでの間に前記シリアルデータが変化した
場合はスタートビットと判定せずに前記窓信号をリセッ
トし、また前記シリアルデータが変化しない場合はスタ
ートビットと判定し前記窓信号をリセットするスタート
ビット判定手段と、前記カウンタ回路の計数値に応じて
ビット抽出用のクロックを出力し、かつ前記窓信号回路
にリセット信号を出力するデコード回路と、前記第１の
シフトレジスタ回路からの出力信号を入力し、かつ前記
窓信号によりリセットされるとともにスタートビットを
格納し、前記スタートビットを判定したときから、その
スタートビットとその後に続く１ワード分の入力信号が
シフト入力される第２のシフトレジスタ回路と、前記第
２のシフトレジスタ回路の１ワード＋１ビット目に前記
スタートビットを検出したときに、前記１ワード分のデ
ータをラッチするラッチ回路と、を備えたことを特徴と
する。 【０００８】 【作用】この発明の非同期シリアルデータ受信装置にお
いては、エッジ検出回路がシフトレジスタ回路に入力し
たシリアルデータの立ち下がりまたは立ち上がりのエッ
ジを検出する。回線の信号レベルが無通信状態で“１”
の通信方式では立ち下がりエッジを検出し、その反対の
通信方式では立ち上がりエッジを検出する。エッジが検
出されると窓信号回路が窓信号を出力し、この窓信号に
よって高速クロックの計数をカウンタ回路で開始する。
そして、窓信号が出力されている状態の時にシリアルデ
ータが変化するか否かを監視し、カウンタ回路の計数値
が所定の値になるまで前記シリアルデータが変化しない
場合にのみこれをスタートビットとして判定し窓信号を
リセットする。そして、カウンタ回路の計数値に応じて
ビット抽出用のクロックを出力する。もし、窓信号が出
力されている状態でシリアルデータが変化すると、その
後立ち下がりまたは立ち上がりのエッジを再び検出する
と再び窓信号をその時点から形成して、上記の動作を繰
り返す。 【０００９】したがって、スタートビットにドロップア
ウトのようなある程度幅の大きい雑音が発生した場合で
あっても、スタートビット内に窓信号を出力した後、カ
ウンタ回路の計数値が所定の値になるまでの時間だけ雑
音が発生していない部分があれば、スタートビットを検
出し、ビット抽出用のクロックを補正して出力すること
ができる。また、スタートビットが第２のシフトレジス
タ内の１ワード＋１ビット目にくると、この第２のシフ
トレジスタ内に１ワード分の主データが揃ったことにな
るから、この１ワード＋１ビット目にスタートビットを
検出したときに１ワード分のデータをラッチすることに
より、簡単な回路構成で１ワード分のデータを抽出する
ことが出来る。 【００１０】 【実施例】図１は、この発明の実施例である非同期シリ
アルデータ受信装置の構成を示す図である。非同期シリ
アルデータ受信装置１は、送信されてきたシリアルデー
タを入力する第１のシフトレジスタ回路２（この発明の
シフトレジスタ回路である。）と、受信するシリアルデ
ータのビットレートに比べて高速（ここでは１６倍）の
クロックをシステムクロックとして出力するクロック回
路３と、前記クロック回路３が出力したシステムクロッ
クを計数するカウンタ回路４と、前記カウンタ回路４の
計数値に応じて後述する信号を出力するデコーダ回路５
と、前記第１のシフトレジスタ回路２からｎクロック遅
延した前記シリアルデータを入力する第２のシフトレジ
スタ回路６と、前記第２のシフトレジスタ回路６からパ
ラレルデータを抽出してラッチするラッチ回路７と、前
記シリアルデータの立ち下がりエッジを検出するエッジ
検出回路８と、後述する窓信号を出力する窓信号回路９
と、後述するフラグ信号を出力するフラグ回路１０と、
前記窓信号及び前記フラグ信号をリセットする信号を出
力する論理ゲート１１とを備えている。 【００１１】図２は、受信するシリアルデータの構成を
示す図である。１ワードは、ｂ１〜ｂ８の主データ８ビ
ットと、先頭にレベル“０”のスタートビットＳと、最
後にレベル“１”のストップビットＥの１０ビットで構
成されている。調歩同期式の伝送システムでは、受信側
で伝送されてくるシリアルデータのクロックを得ること
はできない。各ビットの伝送レートは、例えばＭＩＤＩ
の規格に従えば３１．２５ｋＨｚ±１％である。また、
各ワード間隔の受信インターバル時間は任意であって決
められていない。また、無通信状態では回線が“１”の
状態に保たれている。 【００１２】以上の構成で、この発明の実施例である非
同期シリアルデータ受信装置１は、第１のシフトレジス
タ回路２で回線から送信されてきた入力シリアルデータ
を取り込む。第１のシフトレジスタ回路２およびカウン
タ回路４は、クロック回路３が出力するシステムクロッ
クで動作する。エッジ検出回路８には、第１のシフトレ
ジスタ回路２から１クロック遅延した入力シリアルデー
タが入力される。エッジ検出回路８はこの入力から立ち
下がりエッジ（“１”→“０”の変化）を検出する。エ
ッジ検出回路８は立ち下がりエッジを検出すると、窓信
号回路９およびフラグ回路１０にセット信号を入力す
る。窓信号回路９は、セット信号が入力されると窓信号
を出力する。この窓信号は論理ゲート１１に入力される
とともにカウンタ回路４のセット端子に入力される。 【００１３】カウンタ回路４は、セット端子に入力され
た窓信号の立ち上がりによってカウント値を０１（Ｈｅ
ｘ）にセットする。また、カウンタ回路４では、クロッ
ク回路３が出力するシステムクロックを計数する。この
実施例におけるカウンタ回路４は、８ビットで構成され
ている。 【００１４】また、フラグ信号回路１０は、エッジ検出
回路８からセット信号が入力されると、フラグ信号を出
力する。このフラグ信号は、窓信号回路９に入力され
る。窓信号回路９は、フラグ信号が入力されているとき
にはセット信号が入力されても窓信号を出力しない。た
だし、窓信号回路９は、フラグ信号が入力されていない
時にエッジ検出回路８からセット信号が入力されると、
上記したようにこの信号によって窓信号を出力し、この
後にフラグ回路１０からフラグ信号が入力される。この
とき、出力されている窓信号はリセットされない。 【００１５】論理ゲート１１には、窓信号と第１のシフ
トレジスタ回路２が１クロック遅延させて出力した入力
シリアルデータが入力され、これらの信号の論理積を出
力している。この出力は、窓信号回路９および第１のフ
ラグ回路１０のリセット端子に入力される。すなわち、
窓信号が出力されている時に第１のシフトレジスタ回路
２からの入力が“１”になると窓信号回路９および第１
のフラグ回路１０にリセット信号が入力されることにな
る。 【００１６】また、窓信号回路９のリセット端子にはデ
コーダ回路５からリセット信号が入力されるように接続
されている。ここで、デコーダ回路５は、カウンタ回路
４の計数値が所定の値になった時に窓信号回路９にリセ
ット信号を入力する。なお、窓信号が出力されてからデ
コーダ回路５によって窓信号がリセットされるまでの時
間を窓信号幅と言う。すなわち、窓信号回路９は、エッ
ジ検出回路８からセット信号が入力されると窓信号を出
力し、第１のシフトレジスタ回路２が１クロック遅延さ
せて出力した入力シリアルデータに“１”が発生した時
やカウンタ回路４の計数値が所定の値になると窓信号を
リセットする。 【００１７】また、第２のシフトレジスタ回路６には、
第１のシフトレジスタ回路２がｎクロック遅延させた入
力シリアルデータが入力される。また、第２のシフトレ
ジスタ回路６には、デコーダ回路５からシフトクロック
としてカウンタ回路４の下位から４ビット目の出力を半
ビット遅延させた信号が入力される。第２のシフトレジ
スタ回路６は、シフトクロックが入力されると、ｎクロ
ック遅延された入力シリアルデータの読出を実行し、こ
の読み出したデータを順次シフトしながら格納する。 【００１８】ラッチ回路７には、カウンタ回路４の計数
値が所定の値になった時にデコーダ回路５からパラレル
抽出信号が入力される。このパラレル抽出信号は、１ワ
ード分の入力シリアルデータが全て第２のシフトレジス
タ回路６に格納されたタイミングで出力される。このタ
イミングについては後述する。ラッチ回路７は、デコー
ダ回路５からパラレル抽出信号が入力されると、シフト
クロックに基づいて第２のシフトレジスタ回路６が格納
しているシリアルデータをパラレルデータとして読み出
し、これをラッチする。 【００１９】さらに、デコーダ回路５は、パラレル抽出
信号を出力した後にフラグ回路１０にリセット信号を入
力する。この信号が入力されると、フラグ回路１０はフ
ラグ信号をリセットする。したがって、この後に新たな
入力シリアルデータが送信されてくると、エッジ検出回
路８がスタートビットＳによる立ち下がりエッジを検出
し上記した動作を繰り返す。 【００２０】以下、この実施例における非同期シリアル
データ受信装置の動作を詳細に説明する。図３は、スタ
ートビットＳを検出して、伝送データを抽出する処理の
タイムチャートである。この説明では、スタートビット
Ｓ内でノイズが発生しなかった場合を示す。スタートビ
ットＳ内でノイズが発生した場合については後述する。
（１）はクロック回路３が出力するシステムクロックで
ある。この実施例では、各ビットの伝送レートの１６倍
の高速クロックをシステムクロックとして用いている。
（２）は伝送されてくる入力シリアルデータである。
（３）は、第１のシフトレジスタ回路２が出力する入力
シリアルデータを１クロック遅延させた信号である。
（４）は、エッジ検出回路８が出力するエッジ検出信号
である。（５）は窓信号回路９が出力する窓信号であ
る。（６）は、カウンタ回路４で計数されたシステムク
ロックの計数値を示す。（７）は第２のシフトレジスタ
回路６が入力シリアルデータを読み出すタイミングとな
るシフトクロックである。（８）は、第１のシフトレジ
スタ回路２が出力する入力シリアルデータを７．５クロ
ック（窓信号幅）遅延させた信号である。（９）は、フ
ラグ回路１０が出力するフラグ信号である。なお、前述
のようにカウンタ回路４は、８ビットで構成されてい
る。 【００２１】第１のシフトレジスタ回路２は、常に回線
の状態（“１”または“０”）を１クロック遅延させて
エッジ検出回路８に入力している。ここで、入力シリア
ルデータが送信されてくると、先頭のスタートビットＳ
によって回線の状態が“１”から“０”に変化する（ｔ
１）。エッジ検出回路８では、１クロック遅延された入
力シリアルデータが入力されているため、１クロック遅
れたｔ２で回線が“１”→“０”の変化したことを検出
する（立ち下がりエッジを検出する）。エッジ検出回路
８は、窓信号回路９および第１のフラグ回路１０にセッ
ト信号を入力する。窓信号回路９は窓信号を出力し、第
１のフラグ回路１０はフラグ信号を出力する。また、カ
ウンタ回路４には窓信号が入力され、システムクロック
の計数値が０１にセットされる。 【００２２】論理ゲート１１は、窓信号と第１のシフト
レジスタ回路２から１クロック遅延された入力シリアル
データが入力され、この論理和を窓信号回路９および第
１のフラグ回路１０のリセット端子に入力している。す
なわち、論理ゲート１１は第１のシフトレジスタ回路２
から“１”の信号が入力されると窓信号回路９および第
１のフラグ回路１０にリセット信号を入力することにな
る。ここで論理ゲート１１からリセット信号が出力され
るのは、スタートビットＳにノイズ等が発生し回線の状
態が“１”に変化した時である。このようなノイズが発
生した場合については後述する。 【００２３】デコーダ回路５はカウンタ回路４の計数値
が０８になると窓信号回路９にリセット信号を出力する
（ｔ３）。窓信号回路９はデコーダ回路５からリセット
信号が入力されると、窓信号をリセットする。ここで、
窓信号が発生してからこの窓信号がデコーダ回路５が出
力したリセット信号でリセットされるまでの時間が窓信
号幅である。すなわちこの実施例では窓信号幅は略７．
５クロックであり、スタートビットＳの伝送レートであ
る１６クロックの１／２未満とした。また、窓信号がデ
コーダ回路５によってリセットされた時にスタートビッ
トＳが検出されたことになる。 【００２４】デコーダ回路５は、カウンタ回路４の下位
から４ビット目の出力を０．５クロック遅延させた信号
をシフトクロックとして第２のシフトレジスタ回路６に
入力する。また、第２のシフトレジスタ回路６には、第
１のシフトレジスタ回路２から窓信号幅である７．５ク
ロック遅延した入力シリアルデータが入力されている。
第２のシフトレジスタ回路６は、入力されたシフトクロ
ックの立ち上がりのタイミングでこの７．５クロック遅
延させられた入力シリアルデータを読み出し、シフトし
て格納する。これによって、第２のシフトレジスタ回路
６の１ビット目に、スタートビットＳが格納される。こ
ののち、第２のシフトレジスタ回路６は、シフトクロッ
クが入力される毎に７．５クロック遅延させられた入力
シリアルデータを読み出し、シフトして格納する。 【００２５】ところで、上記したように、第２のシフト
レジスタ回路６にカウンタ回路４の下位から４ビット目
を半ビット遅延させた信号をシフトクロックとして入力
している。このため、第２のシフトレジスタ回路６が
７．５クロック遅延させられた入力シリアルデータを読
み出し、シフトして格納するタイミング（シフトクロッ
クの立ち上がり）はカウンタ回路４が１６クロック計数
する毎に現れる。また、上記したように入力シリアルデ
ータの１ビットの伝送レートは１６クロックである。し
たがって、第２のシフトレジスタ回路６には、入力シリ
アルデータの伝送レート毎にシフトクロックが入力され
ることになる。すなわち、７．５クロック遅延させられ
た入力シリアルデータを各ビットの変化点からＭだけ遅
れたタイミングａ０で読み出し、シフトして格納する。 【００２６】なお、窓信号回路９は主データのビットが
“１”、“０”に並んでいて、エッジ検出回路８がこれ
らのビットの変化点でエッジを検出しセット信号を入力
しても、この時には上記したようにフラグ信号が入力さ
れているため窓信号の出力を行わない。このため、主デ
ータの中でビットが“１”、“０”に並んでいても、カ
ウンタ回路４の計数値が０１にセットされることはな
い。 【００２７】図４は、第２のシフトレジスタ回路６が入
力シリアルデータのｂ８を読み出し、格納する前後のタ
イムチャートである。第２のシフトレジスタ回路６はシ
フトクロック７に基づいてｂ８を読み出し（ｔ５）、シ
フトして格納した後に、デコーダ回路５からパラレル抽
出信号が出力される（ｔ６）。ラッチ回路７は、このパ
ラレル抽出信号が入力されると第２のシフトレジスタ回
路６の１ビット目〜８ビット目に格納されているｂ１〜
ｂ８までのシリアルデータをパラレルデータとして読み
出し、ラッチする。この実施例では、パラレル抽出信号
を出力するタイミングをカウンタ回路の計数値が８９に
なった時とした。なお、このタイミングは第２のシフト
レジスタ回路６がシフトクロック７に基づいてｂ８を読
み出し、シフトして格納した後のタイミングであればい
つでもよく、カウンタ回路４の計数値が８Ａや８Ｂのタ
イミングでもよい。 【００２８】さらに、デコーダ回路５は、このパラレル
抽出信号を出力した以降のタイミングでフラグリセット
信号を出力する（ｔ７）。この実施例では、フラグリセ
ット信号を出力するタイミングをカウンタ回路の計数値
が９０になった時とした。なお、このタイミングはパラ
レル抽出信号を出力した後のタイミングであればいつで
もよく、カウンタ回路４の計数値が８Ａ、８Ｂ、９１、
９２等のタイミングにしてもよい。フラグ回路１０は、
フラグリセット信号を受信するとフラグ信号をリセット
する。したがって、この後に新たな入力シリアルデータ
を受信して、エッジ検出回路８が立ち下がりエッジを検
出すると、上記した処理が行われる。 【００２９】つぎに、スタートビットＳ内にノイズ等が
混入した場合について図５および図６を参照しながら説
明する。最初に、スタートビットＳに図５に示すような
信号レベルがドロップアウトするノイズＡが混入した場
合について説明する。エッジ検出回路８はノイズＡによ
ってｔ１１でスタートビットＳの立ち下がりエッジを検
出できない。このため、エッジ検出回路８はノイズＡが
なくなるｔ１２で立ち下がりエッジを検出する。そし
て、上記したように、この立ち下がりエッジを検出した
ことにより、窓信号回路９およびフラグ回路１０にセッ
ト信号が入力される。そして、非同期シリアルデータ受
信装置１は上記した動作を行い、デコーダ回路５がシフ
トクロックを出力する。ここで、ノイズＡによってシフ
トクロックの立ち上がりのタイミングは、７．５クロッ
ク遅延させられた入力シリアルデータを各ビットの変化
点からノイズが発生していない場合に比べて遅れたタイ
ミングａ１となるが、このタイミングであっても第２の
シフトレジスタ回路６で主データであるｂ１〜ｂ８を順
次読み出し、シフトしながら格納することができる。 【００３０】すなわち、図５に示すパターンのノイズＡ
がスタートビットＳの先頭に発生してもスタートビット
Ｓを検出し、入力シリアルデータから主データｂ１〜ｂ
８を抽出することができる。 【００３１】また、スタートビットＳに図６に示すノイ
ズＢが混入した場合には、エッジ検出回路８がｔ２１で
スタートビットＳの立ち下がりエッジを検出し、窓信号
およびフラグ信号がセットされる。また、窓信号によっ
てカウンタ回路４の計数値も０１にセットされる。しか
しながら、ノイズＢの発生によってｔ２２でゲート回路
１１に第１のシフトレジスタ回路２から“１”が入力さ
れる。このため、ゲート回路１１の出力が“１”とな
り、窓信号回路９およびフラグ回路１０にリセット信号
が入力される。これによって、窓信号およびフラグ信号
がリセットされる。 【００３２】その後、ノイズＢがなくなったｔ２３で再
びエッジ検出回路８が立ち下がりエッジを検出し、窓信
号回路９およびフラグ回路１０にセット信号を入力す
る。これによって、再び窓信号およびフラグ信号が出力
される。また、窓信号によって再びカウンタ回路４の計
数値も０１にセットしなおされる。そして、非同期シリ
アルデータ受信装置１は上記した動作を行い、デコーダ
回路５がシフトクロックを出力する。ここで、ノイズＡ
によってシフトクロックの立ち上がりのタイミングは、
７．５クロック遅延させられた入力シリアルデータを各
ビットの変化点からノイズが発生していない場合に比べ
て遅れたタイミングａ２となるが、このタイミングであ
っても第２のシフトレジスタ回路６で主データであるｂ
１〜ｂ８を順次読み出し、シフトしながら格納すること
ができる。すなわち、図６に示すパターンのノイズＢが
スタートビットＳ内に発生してもスタートビットＳを検
出し、入力シリアルデータから主データｂ１〜ｂ８を抽
出することができる。 【００３３】また、スタートビットＳに図６に示すノイ
ズＣが混入した場合には、ノイズＣが発生する前にスタ
ートビットＳを検出することができる。すなわち、上記
したスタートビットＳにノイズが混入しなかったときと
同じタイミングで、シフトクロックが出力されることに
なり、入力シリアルデータから主データｂ１〜ｂ８を抽
出することができる。 【００３４】以上のように、窓信号がセットされてから
デコーダ回路５によって窓信号がリセットされるまでの
幅（窓信号幅）だけ、スタートビットＳ内にノイズが混
入していない部分があればスタートビットＳを検出し、
入力シリアルデータから主データｂ１〜ｂ８を抽出する
ことができる。 【００３５】図７、図８、図９は、検出窓幅を５．５ク
ロックにした時のタイムチャートである。この場合に
は、デコーダ回路５がカウンタ値が０６の時に窓信号回
路９にリセットを入力する点と、第１のシフトレジスタ
回路２が５．５クロック遅延させた入力シリアルデータ
を第２のシフトレジスタ回路６に入力する点とが異なる
だけで、その他のついては上記した検出窓幅が７．５ク
ロックの場合と同じ動作を行う。スタートビットＳにノ
イズが混入していない場合には（図７参照）、エッジ検
出回路８はｔ３１で立ち下がりエッジを検出する。そし
て、上記したように、この立ち下がりエッジを検出する
と、窓信号回路９およびフラグ回路１０にセット信号を
入力する。そして、デコーダ回路５は、カウンタ回路４
の計数値が０６になると（ｔ３２）、窓信号回路９にリ
セット信号を入力する。以降、非同期シリアルデータ受
信装置１は上述した動作を行い、デコーダ回路５がシフ
トクロックを出力する。ここで、シフトクロックの立ち
上がりのタイミングは、主データｂ１〜ｂ８の変化点か
ら３．５クロック遅れた位置ａ３になる。すなわち、主
データｂ１〜ｂ８の変化点から読み出し位置までに３．
５クロックのマージンがある。このマージンは、入力シ
リアルデータの周波数偏差を吸収することができる。す
なわち、スタートビットの立ち下がりエッジを基準にす
ると主データの最後のビットｂ８を抽出するまでの間に
は、９ビット×１６クロック＝１４４クロックである。
すなわち、周波数偏差が１％の場合には、１．４４クロ
ック主データｂ１〜ｂ８の変化点が移動する。ところ
で、この実施例では３．５クロックのマージンがあるの
で２．４％の周波数偏差を吸収することができる。ただ
し、第１のシフトレジスタ回路２が入力シリアルデータ
と非同期のシステムクロックで抽出するために最大１ク
ロック分の非同期誤差が生じるが、これを差し引いても
２．５クロックのマージンがあり、１．７％の周波数偏
差を吸収することができる。 【００３６】スタートビットＳにノイズＤが混入した場
合には（図８参照）、エッジ検出回路８はノイズＤによ
ってｔ４１でスタートビットＳの立ち下がりエッジを検
出できない。このため、エッジ検出回路８はノイズＤが
なくなるｔ４２で立ち下がりエッジを検出する。そし
て、上記したように、この立ち下がりエッジを検出した
ことにより、窓信号回路９およびフラグ回路１０にセッ
ト信号が入力される。そして、非同期シリアルデータ受
信装置１は上記した動作を行い、デコーダ回路５がシフ
トクロックを出力する。ここで、ノイズＤによってシフ
トクロックの立ち上がりのタイミングは、５．５クロッ
ク遅延させられた入力シリアルデータの各ビットの変化
点からノイズが発生していない場合に比べて遅れたタイ
ミングａ４となるが、このタイミングであっても第２の
シフトレジスタ回路６で主データであるｂ１〜ｂ８を順
次読み出し、シフトしながら格納することができる。 【００３７】また、スタートビットＳに図９に示すノイ
ズＥが混入した場合には、エッジ検出回路８がｔ５１で
スタートビットＳの立ち下がりエッジを検出し、窓信号
回路９およびフラグ回路１０にセット信号が入力され
る。これにより窓信号およびフラグ信号が出力され、カ
ウンタ回路４の計数値も０１にセットされる。しかしな
がら、ノイズＥの発生によってｔ５２でゲート回路１１
に第１のシフトレジスタ回路２から“１”が入力され
る。このため、ゲート回路１１の出力が“１”となり、
窓信号回路９およびフラグ回路１０にリセット信号が入
力される。これによって、窓信号およびフラグ信号がリ
セットされる。 【００３８】その後、ノイズＥがなくなったｔ５３で再
びエッジ検出回路８が立ち下がりエッジを検出し、窓信
号回路９およびフラグ回路１０にセット信号を入力す
る。これによって、再び窓信号およびフラグ信号が出力
される。また、窓信号によって再びカウンタ回路４の計
数値も０１にセットしなおされる。そして、非同期シリ
アルデータ受信装置１は上記した動作を行い、デコーダ
回路５がシフトクロックを出力する。ここで、ノイズＥ
によってシフトクロックの立ち上がりのタイミングは、
５．５クロック遅延させられた入力シリアルデータを各
ビットの変化点からノイズが発生していない場合に比べ
て遅れたタイミングａ５となるが、このタイミングであ
っても第２のシフトレジスタ回路６で主データであるｂ
１〜ｂ８を順次読み出し、シフトしながら格納すること
ができる。 【００３９】以上のように、簡単な回路構成でスタート
ビットＳ内にドロップアウトのようなある程度幅の有る
ノイズが発生しても、ノイズの発生していない部分が連
続して窓信号幅以上あれば、正確にスタートビットＳを
検出して、入力シリアルデータを読み出すことができ
る。 【００４０】図１０は、この発明の他の実施例である非
同期シリアルデータ受信装置の構成を示す図である。こ
の実施例の構成において、上記した実施例と異なる点は
さらにゲート回路１２と、論理ゲート１３とを備えた点
である。また、同一の動作を行う回路については、前記
した実施例と同一符号を付した。ゲート回路１２は、エ
ッジ検出回路８が立ち下がりエッジを検出したときにセ
ット信号が入力され、この時にゲート信号を出力する。
また、論理ゲート１３は、第１のシフトレジスタ回路２
の出力とゲート信号を入力とし、これらの信号の論理和
を第２のシフトレジスタ回路６に入力する。また、第２
のシフトレジスタ回路６には、窓信号がリセット信号と
して入力される。さらに、この実施例では、ラッチ回路
７に入力されるパラレル抽出信号はデコーダ回路５から
入力されるのではなく、第２のシフトレジスタ回路６か
ら入力される。なお、上記した実施例では８ビットで構
成されたカウンタ回路４を用いたが、この実施例のカウ
ンタ回路４は４ビットで構成されている。 【００４１】この実施例の非同期シリアルデータ受信装
置の動作を図１１および図１２を参照しながら説明す
る。図１１は、スタートビットＳを検出するタイムチャ
ートであり、図１２は、１ワードを受信するタイムチャ
ートである。この実施例の非同期シリアルデータ受信装
置も上記した実施例と同様に入力シリアルデータの伝送
レートよりも１６倍のシステムクロックで動作する。ま
た、窓信号幅も同様に７．５クロックとした。エッジ検
出回路８は、第１のシフトレジスタ回路２の出力である
１クロック遅延データから立ち下がりエッジを検出する
と（ｔ６１）、窓信号回路９、フラグ回路１０およびゲ
ート回路１２にセット信号を入力する。窓信号回路９
は、セット信号が入力されると窓信号を出力する。この
窓信号によって、カウンタ回路４のカウント値を１にセ
ットするとともに、第２のシフトレジスタ回路６をリセ
ットする。フラグ回路１０はフラグ信号を窓信号回路１
０に入力する。ゲート回路１２は、ゲート信号を出力
し、このゲート信号を論理ゲート１３に入力する。また
論理ゲート１３には、第１のシフトレジスタ回路２から
７．５クロック遅延された入力シリアルデータが入力さ
れている。論理ゲート１３の出力が第２のシフトレジス
タ回路６に入力される。これにより、ゲート回路１２が
ゲート信号を出力している時には、第２のシフトレジス
ト回路６の入力は“１”となる。 【００４２】ここで、ノイズＦが発生した場合には（ｔ
６２）、論理ゲート１１の出力が“０”から“１”に変
化し、窓信号回路９、フラグ回路１０およびフラグ回路
１２にリセット信号が入力される。これによって、窓信
号、フラグ信号およびゲート信号がリセットされる。そ
して、ノイズＦがなくなると（ｔ６３）、エッジ検出回
路８が再び入力シリアルデータの立ち下がりエッジを検
出し、再び窓信号回路９、フラグ回路１０およびゲート
回路１２にセット信号を入力する。 【００４３】そして、カウンタ回路４のカウント値が８
になると、デコーダ回路５から窓信号回路９にリセット
信号が入力される。この信号によって、窓信号がリセッ
トされる。また、デコーダ回路５はシフトクロックを上
記した実施例と同様に最上位ビット（下位から４ビット
目）の出力を半ビット遅延したタイミングで出力する
（ｔ６４）。また、ゲート回路１２には、デコーダ回路
５からシフトクロックの立ち上がりが発生した以降のタ
イミングでリセット信号が入力される（ｔ６５）。この
タイミングは、例えばカウンタ回路４の計数値がＡ、
Ｂ、０の時にすればよい。ゲート回路１２は、リセット
信号が入力されたことにより、ゲート信号をリセットす
る。 【００４４】以上のように動作させることにより、第２
のシフトレジスタ回路６はスタートビットＳを“１”と
して読み出し、格納することになる。そして、ゲート回
路１２にはリセット信号が入力され、ゲート信号がリセ
ットされる。ゲート信号がリセットされると、第２のシ
フトレジスタ回路６には第１のシフトレジスタ回路２か
ら出力された７．５クロック遅延された入力シリアルデ
ータが入力されることになる。すなわち、この実施例の
非同期シリアルデータ受信装置１は、スタートビットＳ
を“１”として格納し、その後に主データであるｂ１〜
ｂ８をシフトクロックに基づいて順次シフトしながら格
納していく。 【００４５】図１２に示すように、第２のシフトレジス
タ回路６が主データであるｂ８を読み出しシフトして格
納すると（１ビット目にｂ８が格納されると）、９ビッ
ト目のデータが初めて“１”となる。これは、窓信号に
よって第２のシフトレジスタ回路６をリセットし、スタ
ートビットＳを“１”として格納しているからである。
すなわち、９ビット目のデータが初めて“１”となった
ときには、第２のシフトレジスタ回路６の１〜８ビット
目に主データｂ１〜ｂ８が格納されたことになる。ここ
で、この９ビット目の信号をパラレル抽出信号としてラ
ッチ回路７に入力することにより、ラッチ回路７で第２
のシフトレジスタ回路６に主データｂ１〜ｂ８が格納さ
れたときに入力シリアルデータをパラレルデータとして
読み出し、これをラッチすることができる。また、第２
のシフトレジスタ回路６の９ビット目の信号をフラグ回
路１０のリセット信号として入力し、フラグ信号をリセ
ットする。 【００４６】以上のように構成すれば、カウンタ回路４
では入力シリアルデータ１ビット分のシステムクロック
数を計数できればよい。したがって、カウンタ回路４や
デコーダ回路５の回路規模を低減することができる。 【００４７】なお、上記実施例では伝送レートの１６倍
のシステムクロックを用いて読み取る実施例で説明を行
ったが、この倍率に限定されるものではなく、倍率を変
化させた場合には、シフトクロック等を発生させるタイ
ミングがこの倍率に応じて設定されるだけである。ま
た、無通信状態が“１”でスタートビットＳが“０”で
あるとして説明を行ったが、無通信状態が“０”でスタ
ートビットＳが“１”である通信方式の場合には立ち上
がりエッジを検出させればよい。 【００４８】 【発明の効果】以上のように、この発明によれば、簡単
な回路構成でスタートビット内にドロップアウトのよう
なある程度の幅がある大きな雑音が発生しても、スター
トビットを検出し、データ抽出用のクロックを補正する
ことができる。また、スタートビットが第２のシフトレ
ジスタ内の１ワード＋１ビット目にくると、この第２の
シフトレジスタ内に１ワード分の主データが揃ったこと
になるから、この１ワード＋１ビット目にスタートビッ
トを検出したときに１ワード分のデータをラッチするこ
とにより、簡単な回路構成で１ワード分のデータを抽出
することが出来る。

【図面の簡単な説明】 【図１】この発明の実施例である非同期シリアルデータ
受信装置の構成を示す図である。 【図２】入力されるシリアルデータの構成を示す図であ
る。 【図３】スタートビット検出時のタイムチャートであ
る。 【図４】受信完了時のタイムチャートである。 【図５】スタートビットに雑音が発生した場合のスター
トビット検出時のタイムチャートである。 【図６】スタートビットに雑音が発生した場合のスター
トビット検出時のタイムチャートである。 【図７】窓信号幅を５．５クロックにした場合のスター
トビット検出時のタイムチャートである。 【図８】窓信号幅を５．５クロックにした場合のスター
トビット検出時のタイムチャートである。 【図９】窓信号幅を５．５クロックにした場合のスター
トビット検出時のタイムチャートである。 【図１０】この発明の他の実施例である非同期シリアル
データ受信装置の構成を示す図である。 【図１１】スタートビット検出時のタイムチャートであ
る。 【図１２】入力シリアルデータの受信処理のタイムチャ
ートである。 【符号の説明】 １−非同期シリアルデータ受信装置 ２−第１のシフトレジスタ回路 ３−クロック回路 ４−カウンタ回路 ５−デコーダ回路 ６−第２のシフトレジスタ回路 ８−エッジ検出回路 ９−窓信号回路 １０−フラグ回路 １２−ゲート回路

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】 複数のビットからなる１ワード分の主デ
   ータの先頭および最後尾に各々スタートビットおよびス
   トップビットが付加されたシリアルデータを非同期で受
   信する非同期シリアルデータ受信装置において、 前記シリアルデータを入力する第１のシフトレジスタ回
   路と、 前記シリアルデータの各ビットの伝送レートに比べて高
   速のクロックを出力するクロック回路と、 前記第１のシフトレジスタ回路に入力したシリアルデー
   タの立ち下がりまたは立ち上がりのエッジを検出するエ
   ッジ検出回路と、 前記エッジが検出された時に窓信号を出力する窓信号回
   路と、 前記窓信号によって所定値がセットされ前記クロック回
   路が出力する高速クロックをカウントするカウンタ回路
   と、 前記窓信号が出力されている状態のときに前記シリアル
   データが変化するか否かを監視し、前記カウンタ回路の
   計数値が所定の値になるまでの間に前記シリアルデータ
   が変化した場合はスタートビットと判定せずに前記窓信
   号をリセットし、また前記シリアルデータが変化しない
   場合はスタートビットと判定し前記窓信号をリセットす
   るスタートビット判定手段と、 前記カウンタ回路の計数値に応じてビット抽出用のクロ
   ックを出力し、かつ前記窓信号回路にリセット信号を出
   力するデコード回路と、前記第１のシフトレジスタ回路からの出力信号を入力
   し、かつ前記窓信号によりリセットされるとともにスタ
   ートビットを格納し、前記スタートビットを判定したと
   きから、そのスタートビットとその後に続く１ワード分
   の入力信号がシフト入力される第２のシフトレジスタ回
   路と、 前記第２のシフトレジスタ回路の１ワード＋１ビット目
   に前記スタートビットを検出したときに、前記１ワード
   分のデータをラッチするラッチ回路と、 を備えたことを特徴とする非同期シリアルデータ受信装
   置。