KR950013059B1 - 멀티 동기신호 지연회로 - Google Patents

Abstract

내용 없음.

Description

멀티 동기신호 지연회로

제 1 도는 일반적인 시스템에 인가되는 신호와 출력의 관계도.

제 2 도는 본 발명 멀티 동기신호 지연회로의 입력신호와 출력신호의 타이밍도.

제 3 도는 본 발명 멀티 동기신호 지연회로의 블록 구성도.

제 4 도는 제 3 도의 상세 회로도.

* 도면의 주요부분에 대한 부호의 설명

10 : 에지 검출부 10-1 : 유효 데이타 검출부

10-2 : 기준신호 에지 검출부 11 : 지연시간 계수부

12 : 래치부 13 : 지연시간 설정부

14 : 지연펄스 발생부 14-1 : 캐리 발생부

14-2 : 펄스 발생부

본 발명은 동기신호 지연회로에 관한 것으로, 특히 시스템내에서 지연시간이 서로 다른 여러 동기신호를 원하는 시간만큼 지연시켜 출력하는데 적당하도록 한 멀티 동기신호 지연회로에 관한 것이다.

일반적으로 멀티(multi) 동기등 여러가지 종류의 동기 데이타를 지연시키는데 있어서 몇 클럭 정도의 지연은 래치를 직렬로 여러단 접속하여 신호를 지연시켰으며, 비교적 지연폭이 클 때에는 선입선출(First In First Out) 메모리를 이용하였다.

그러나, 상기와 같이 래치를 이용하여 지연하는 경우에는 지연량에 비례하는 래치가 필요하므로 지연량이 비교적 클 때에는 많은 래치가 필요하게 되고, 선입선출 메모리를 사용하는 경우에는 제어가 편리하나 메모리의 가격이 비싼 문제점이 있다.

이에 따라 본 발명의 목적은 상기와 같은 종래의 디지탈 데이타의 지연회로에 따르는 결함을 해결하기 위하여, 지연의 대상이 되는 신호의 펄스폭을 지연시간과 비교하여 펄스폭이 지연시간보다 큰지 작은지에 따라서 서로 다른 방식에 의해 지연펄스를 발생시키는 멀티 동기신호 지연회로를 제공하는 데 있다.

제 1 도는 일반적인 디지탈 시스템에 대한 신호의 입/출력 관계를 도시한 것으로서, 모든 시스템의 블록(1)에는 클럭(closk_in)과 동기신호(sync_in)가 입력되며 모든 데이타(datain)는 데이타 통신에 기본이 되는 이 동기신호(sync_in)에 동기를 맞추어 입출력되는데, 입력될 때에는 동기신호(sync_in)에 맞추어 입력되므로 별 문제가 없으나 출력될 때에는 시스템 내부의 데이타 처리로 인해 데이타의 지연이 발생하게 된다.

그러므로, 동기신호(sync_in)에 맞추어 입력된 첫번째 데이타(data_in)가 동기신호(sync_in)와 일치되어 출력되도록 하기 위해서는 시스템(1) 내에서 데이타를 처리하는데 필요한 양만큼 동기신호(sync_in)를 지연시킬 필요가 있다.

본 발명에서는 이러한 동기신호의 지연을 간단히 소수의 카운터에 의해 실현하는데, 시스템내에서 전달되어야 할 동기신호의 수가 n개가 있고 각 동기신호가 서로 다른 지연시간을 가질 때 본 발명에 의하여 원하는 지연시간을 얻는 회로로서 서로 다른 지연시간을 갖는 6개의 동기신호를 발생시키는 것에 대하여 설명한다.

먼저, 근래에 고화질 티브이등에서 사용되는 신호중에는 프레임 동기(FS), 프레임 윈도우(FW), 슬라이스 동기(SS), 슬라이스 윈도우(SW), 메크로 블록 동기(MS), 메크로 블록 윈도우(MW)등의 신호가 있는데, 이 입력신호들은 제 2 도에서와 같이 서로 연관되어 있는 MS는 하나의 클럭내에서 32개의 클럭샘플을 포함하고, MW는 MS의 2배의 주기를 가지며, SS는 MS의 4배의 주기를, SW는 SS주기의 2배를 갖도록 구성된다.

그리고, 티브이 프레임내에서 유효한 데이타 부분을 나타내기 위해 사용되는 MW 클럭은 그 값이 하이일 때에만 유효한 데이타가 존재함을 나타낸다.

프레임 동기(FS)는 데이타의 시작을 알리기 위해 사용되는 클럭선호이다.

제 3 도는 상기의 각 동기신호와 그 상호 관계를 만족시키기 위한 본 발명의 회로로서, 그 구성을 설명하면 다음과 같다.

각 동기신호를 입력하여 이를 일정 시간만큼 지연시키기 위하여 지면량(D)보다 긴 동기신호중에서 가장 짧은 펄스(SS)와 유효 데이타의 입력상태를 지정하는 신호(FW)를 입력하여 그 에지를 검출하는 에지 검출부(10)와, 상기 에지 검출부(10)로부터 제어신호가 입력되면 지연량에 해당되는 데이타를 로딩하여 그 값을 계수하고 지정된 시간후에 캐리신호를 발생시키는 지연시간 계수부(11)와, 상기 지연시간 계수부(11)의 제어신호에 따라서 지연하려는 신호를 래치하여 출력하는 래치부(12)와, 상기 지면시간 계수부(10)로부터 캐리가 입력되면 지연시간보다 작은 펄스폭을 갖는 신호를 강제적으로 발생시키는 지연 펄스 발생부(14)와, 상기 지연시간 계수부(10) 및 지연 펄스 발생부(14)에 대한 지연시간을 설정하여 출력하는 지연시간 설정부(13)로 구성된다.

이와 같이 구성된 본 발명의 회로는 지연의 대상이 되는 신호(FS,FW,SS,SW,MS,MW)의 펄스 폭을 측정하여 그 시간이 지연시간(D)보다 큰지 아닌지에 따라서 지연된 신호를 얻는 방법을 달리하고 있다.

그 기본 방법으로 설명하면, 제 2 도의 SS,SW,FS,FW 신호와 같이 그 펄스의 폭이 지연시간(D)보다 큰경우에는 동기신호가 변화하는 시점에서부터 원하는 지연시간이 경과한 뒤의 신호를 래치함으로써 원하는 지연시간을 얻을 수 있다.

즉, 동기신호의 펄스 폭이 지연시간(D)보다 클 경우에는 동기신호의 에지(edgy)가 원하는 시간(D)만큼 지연된 후에도 동기신호의 레벨이 일정값을 계속 유지하므로 동기신호의 에지에서부터 원하는 지연시간이 경과한 뒤의 동기신호를 래치하면 원하는 시간만큼 동기신호를 발생시킬 수 있게 된다.

여기에서는 각 동기신호는 서로 연관되어 있어 SS는 MS의 4배의 주기를, SW는 SS주기의 2배를 가지므로 가장 작은 동기신호(SS)의 에지변화가 있을 때 그 보다 큰 주기의 신호를 래치하면 원하는 지연시간을 갖는 동기신호를 얻을 수 있게 된다.

따라서 동기신호의 폭이 지연시간보다 긴 신호(SS,SW,FS,FW)중에서 펄스폭이 가장 작은 신호인 SS를 이용하여 그 에지의 발생시점을 검출하그 이때부터 계수를 시작하여 지연시간이 되었을 때 캐리(carry) 신호를 발생시켜 각 동기신호를 래치하면 일정 시간이 지연된 신호를 얻을 수 있다.

한편, 제 2 도의 MS,MW 신호와 같이 지연시간(D)보다 신호의 필스폭이 작은 경우에는 상기와 같은 방법으로는 지연시킬 수 없으므로 상기에서 사용한 에지 검출결과를 이용하여 이때부터 MS,MW 동기를 계속 반복 카운팅하여 만들어 준다.

그리고 상기 MS,MW 신호는 유효 데이타가 시작되는 시점에서 D만큼 지연된 뒤부터 출력되므로 유효데이타가 끝나고 난 뒤에도 D만큼의 시간이 지연될 때까지 계속하여 출력되어야 한다.

상기한 바와 같이 본 발명은 지연하려는 신호의 펄스폭이 지연시간(D)보다 클 경우와 작은 경우에 따라서 서로 다른 지연 방법을 사용하며, 이러한 동작을 수행하는 회로의 작용을 제 3 도의 회로에 대한 상세 회로도인 제 4 도를 통해 설명하면 다음과 같다.

제 4 도는 제 3 도에서 도시한 각 블록요소에 대한 구체적 회로 구성도로서 에지 검출부(10)는 유효 데이타검출부(10-1) 및 기준신호 에지 검출부(10-2)로 구성되며 유효 데이타 검출부(10-1)는 유효 데이타가 출력됨을 알리는 신호(FW)가 플립플롭(FF1)에 입력되고 그 출력(Q)이 다른 플립플롭(FF2)에 입력되며 상기 플립플롭(FF1,FF2)의 출력은 조합회로(I1,NR1,XOR1)에 의해 조합되어 상기 신호(FW)의 상승 및 하강 에지의 검출신호(FW_R,FW_F)를 출력한다.

그리고 상기 기준신호 에지 검출부(10-2)는 지연시간보다 긴 신호(SS,SW,FS,FW)중에서 가장 짧은 펄스폭을 갖는 신호(SS)가 플립플롭(FF3)에 입력되고 상기 플립플롭(FF3)의 출력은 후단의 플립플롭(FF4)에 입력되며, 상기 플립플롭(FF3,FF4)의 출력은 각기 배차적 오아 게이트(XOR1)에서 논리조합되어 상기 신호(SS)의 에지 검출신호(SS_E)를 출력한다.

한편, 지연시간 계수부(11)는 상기 에지 검출 신호(FW_R,FW_F,SS_E)가 노아 게이트(11-1)에 입력되고 그 상기 게이트(11-1)의 출력이 플립플롭(11-3)에 입력되며 상기 플립플롭(11-3)의 출력은 다운카운터(11-5)의 데이타 로딩단자(LDN)에 입력된다. 그리고 상기 에지 검출신호(FW_F,SS_E)가 오아게이트(11-2)에서 조합된 뒤 플립플롭(11-4)의 일측 입력단자(K)에 입력되고 상기 다운 카운터(11-5)의캐리 출력(COUT)이 상기 플립플롭(11-4)의 타측 입력단자(J)에 입력되며 플립플롭(11-4)의 출력신호(Q)는 상기 카운터(11-5)의 카운팅 인에이블 단자(EN)에 입력된다.

그리고, 제 3 도의 캐리 발생부(14-1)는 유효 데이타 지정 신호(FW)의 하강 에지 검출신호(FW_F)가 반전기(14-1-1)를 통하여 플립플롭(14-1-2)에 입력되고 그 출력이 다운 카운터(14-1-4)의 데이타 로딩 단자(LDN)에 입력되고 상기 신호(FW_F)가 플립플롭(14-1-3)의 일측 입력단자(K)에, 상기 카운터(14-1-4)의 캐리출력신호(COUT)가 상기 플립플롭(14-1-3)의 타측 입력단자(J)에 입력되며 그 출력(Q)이 상기 카운터(14-1-4)의 카운팅 인에이블 단자(EN)에 입력된다.

제 3 도에서 지연펄스 발생부(14)를 구성하는 펄스 발생부(14-2)는 상기 지연시간 계수부(11)의 다운 카운터(11-5)의 캐리 출력신호(COUT)의 반전신호(FW_SS)가 플립플롭(14-2-1)에 입력되고 그 출력(14-2-1)이 다운 카운터(14-2-3)의 데이타 로딩단자(LDN)에 입력되며 상기 지연시간 계수부(11)의 캐리 출력신호(DEL_ON)가 플립플롭(14-2-2)의 일측입력단자(K)에 입력되고 상기 캐리발생부(14-1)의 출력이 상기 플립플롭(14-2-2)의 타측 입력단자(J)에 입력되며 그 출력(C_OFF)가 상기 다운 카운터(14-2-3)의 카운팅 인에이블 단자(EN)에 입력된다. 그리고 상기 카운터(14-2-3)의 출력 신호(QC),(QD)는 각기 플립플롭(14-2-4),(14-2-5)에서 각기 1클럭 지연되어 최종 지연 신호(MS _O),(MW_O)를 출력한다.

한편, 래치부(12)는 지연시간보다 긴 펄스폭을 갖는 신호(FS,FW,SS,SW)와 상기 지연시간 계수부(11)의 캐리 출력신호(FW_SS)가 각기 래치(12-1)에 입력되며 상기 래치(12-1)의 출력은 다시 1클럭 지연되기 위하여 래치(12-2)에 입력되어 최종 지연신호(FS_O,FW_O,SS_O,SW_O)를 발생시키도록 구성된다.

이와 같이 구성된 본 발명의 상세 회로에 대하여 그 작용과 효과를 상세히 설명하면 다음과 같다.

먼저, 입력신호(FS,SW,SS,FW,MS,MW)가 입력되면, 에지 검출부(10)에서 검출하여 결과신호 FW-F(FW의 하강에지), SS-E(SS의 에지 변화 위치), FW-R-(FW의 상승에지)가 출력된다.

이 신호는 다시 D-플립플롭(11-3), JK-플립플롭(11-4)을 통해 1클럭 지연되어 다음 카운터(11-5)에 대한 제어신호로 사용된다. 상기 다운 카운터(11-5)는 상기 에지 신호(FW_R,FW_F,SS_E)의 제어에 따라서 지연시간 설정부(13)로부터 지연시간을 로딩하여 다운 카운팅하게 된다. 그 결과 캐리가 래치부(12)의 제어신호로 입력되어 래치된 결과가 출력된다.

지연시간 설정부(13)는 멀티 동기의 입력에 따라서 지연량에 대한 데이타 값을 지정하는 역활을 한다.

모든 동기신호는 서로 주기가 상호 관련되어 있으므로 지연량 D보다 큰 동기중 펄스 폭이 가장 적은 SS의 에지 변화를 검출하여 래치하고자 하였으며, FW의 하이레벨을 유지하는 동안만 유효한 데이타가 출력되기 때문에 지연시간보다 작은 펄스폭을 갖는 신호(MS,MW)는 상기 FW 신호의 하강 에지가 발생한 뒤에는 일정 시간(D)동안만 지연 출력되다가 그 이후에는 출력되지 않아야 하므로 다운 카운터(14-1-4)는 펄스 발생부(14-2)가 디스에이블되도록 한다.

그러므로, 에지 검출부(10)에서 FW_F, FW_R, SS_E 신호를 검출한다. 그리고 래치부(12)에 일정시간동안 지연된 동기신호를 래치시키기 위하여 다운 카운터(11-5)를 정해진 시간동안만 동작시켜야 하는데, 이를 위해 FW_F,SS_E 신호가 에지 검출부(10)에서 검출되면 이 신호는 플립플롭(11-3)을 통해 다운 카운터(11-5)에 인가되어 지연시간 설정부(13)의 데이타를 상기 다운 카운터(11-5)로 로딩하게 된다.

그리고 플립플롭(11-4)을 리세트시켜 그 출력을 "로우"로 만듦으로써 상기 다운 카운터(11-5)가 계수를 시작하면, 상기 카운터(11-5)는 정상적인 다운 카운팅(counting) 동작을 하여 저장되어 있는 계수 값이 "0"이 되면 오버플로우(overflow) "C"를 출력하여 후단의 래치부(12)를 인에이블시킴으로써 래치(12-1)에 입력되어 있는 신호(FW_SS,FS,FW,SW,SS)가 래치되게 하여 소정시간(D)만큼 지연된 신호를 얻을 수 있다.

일단 지연된 신호를 얻으면 기준 신호인 SS의 다음 에지가 나타날 때까지 다운 카운터(11-5)가 더 이상 동작을 하지 않아야 하므로, 캐리 출력(OUT)으로 플립플롭(11-4)을 세트시켜 다운 카운터(11-5)에 카운팅 디스에이블 신호가 인가되게 한다.

한편, 캐리 발생부(14-1)는 유효 데이타의 끝을 알리는 신호인 FW-F 신호가 인가되면 데이타 입력단자(A∼H)에 인가된 지연시간 설정 데이타를 로딩하여 그 값만큼 다운 카운팅한 다음 그 결과로서 나타나는 캐리신호(COUT)를 후단의 펄스 발생부(14-2)에 인가하여 다운 카운터(14-2-3)계수를 멈추게 함과 아울러 자신도 플립플롭(14-1-3)을 세트시킴으로써 카운팅 동작이 디스에이블되게 한다.

이는 상기 MS,MW 신호는 유효 데이타가 시작되는 시점(FW의 상승에지)에서 D만큼 지연되어 출력되므로 유효 데이타가 끝나고 난 뒤(FW의 하강에지)에도 D만큼의 시간이 지면될 때까지 계속하여 출력되어야 하며 그 이후에는 상기 MS,MW 신호가 발생되지 않아야 하기 때문이다.

지연시간보다 그 펄스 폭이 작은 MS,MW 신호는 펄스 발생부(14-2)의 다운 카운터(14-2-3)에 의해 강제적으로 만들어지는데, 이 과정을 설명하면 다음과 같다.

먼저, 상기 신호(MS,MW)는 유효 데이타의 시작점에서부터 일정 지연시간(D)이 경과한 뒤부터 발생되어야 하므로 유효 데이타의 발생시점에서 D시간이 경과한 뒤에 발생되는 신호(DEL_ON)에 의해 플립플롭(14-2-2)이 리세트되는 순간부터 입력의 ''FF" 신호를 로딩한 다음 다운 카운팅을 하게되며, 상기 카운터(14-2-3)가 다운 카운팅을 하면 그 출력단자(QA-QH)의 신호(QC,QD)는 그 웨이트(weight)에 따라서일정한 주기의 신호를 출력하게 되며 이 출력신호(QC,QD)는 플립플롭(14-2-4,14-2-5)에서 1클럭지연되어 최종 지연된 신호(MW_O,MW_O)를 발생시키게 된다.

이때 상기 카운터(14-2-3)의 출력신호(QC,QD)는 MS,MW의 주기와 같은 신호를 발생시키도록 그 웨이트가 선택된다.

한편, 상기 펄스 발생부(14_)는 계속하여 지연신호(MW_O,MW_O)를 만들어 내다가 유효 데이타가 끝났을 때 발생되는 FW_F가 ''하이" 상태가 되면, 그때부터 일정 지연시간(D)동안 더 지연신호를 발생시킨 뒤 캐리 발생부(14-1)의 카운터(14-1-4)의 출력 캐리 신호(MB_OFF)를 입력받아 강제 신호의 발생을 멈추게 된다.

따라서 지연하려는 신호의 펄스에 따라서 서로 다른 회로를 통해 지연신호를 발생시키게 된다.

이상에서와 같이 본 발명은 다양한 펄스폭을 갖는 신호에 대하여 지정된 지연시간을 갖도록 조절할 수 있게 된다.

Claims (9)

1. 유효 데이타의 출력상태를 지정하는 신호(FW)와 신호의 지연에 필요한 기준신호(SS)에서 그 에지를검출하는 에지 검출부(10)와, 상기 에지 검출부(10)가 동기신호의 에지를 검출하였을 때 발생되는 지연신호에 따라서 내부에 저장된 데이타의 양만큼 계수를 하는 지연시간 계수부(11)와, 상기 지연시간 계수부(11)에 그 계수하는 값을 세팅시키는 지연량 설정부(13)와, 상기 지연시간 계수부(11)가 지정된 양만큼 계수를한 후 출력하는 제어신호를 입력받아 지연시키고자 하는 동기신호를 래치하여 출력하는 래치부(12)와, 유효데이타가 입력될 때 지연량보다 긴 펄스중 가장 펄스폭이 작은 펄스의 에지를 검출하고 이로부터 지연량을 로딩하여 지연시간이 경과되었을 때 동기신호를 래치하여 원하는 지연신호를 발생시키는 지연 펄스 발생부(14)로 구성된 것을 특징으로 하는 멀티 동기신호 지연회로.
2. 제 1 항에 있어서, 상기 지연시간 계수부(11)는 유효 데이타의 검출에 따른 신호를 입력받는 노아 게이트(11-1) 및 오아 게이트(11-2)와, 상기 노아 게이트(11-1) 및 오아게이트(11-2)의 출력을 로딩하는 플립플롭(11-3,11-4)과 상기 플립플롭(11-3,11-4)의 제어신호에 따라서 입력 데이타를 로딩하고 그 값만큼 계수하는 다운 카운터(11-5)로 구성된 것을 특징으로 하는 멀티 동기신호 지연회로.
3. 제 1 항에 있어서, 상기 지연 펄스 발생부(14)는 유효하지 않은 데이타가 입력될 때를 검출하고 그때부터 지연량만큼 계수하여 캐리를 발생시키는 캐리 발생부(14-1)와, 상기 캐리 발생부(14-1)의 제어에 따라 지연량보다 펄스폭이 작은 신호를 정해진 지연량만큼 지연시키는 펄스 발생부(14-2)로 구성되는 것을 특징으로 하는 멀티 동기신호 지연회로.
4. 제 1 항에 있어서, 상기 에지 검출부(10)는 동기신호에 동기되어 입력되는 데이타가 유효 데이타인지를 지점하는 유효 데이타 검출부(10-1)와, 지연하려는 동기신호중에서 그 펄스폭이 지연시간보다 큰 신호중에서 가장 짧은 펄스폭을 갖는 신호(SS)의 에지를 검출하며 지연하려는 다른 신호에 대한 지연의 기준신호를 발생시키는 기준신호 에지 점출부(10-2)로 구성된 것을 특징으로 하는 멀티 동기신호 지연회로.
5. 제 4 항에 있어서, 상기 유효 데이타검출부(10-1)는 유효 데이타인지를 지정하는 신호(FW)를 래치하여 지연된 신호를 발생시키는 플립플롭(10-1-1)과, 상기 플립플롭(10-1-1)의 출력을 반전하는 반전기(10-1-2)와 상기 반전기(10-1-2) 및 플립플롭(10-1-3)의 출력을 조합하여 상기 신호(FW)의 상승 및 하강 에지를 검출신호를 출력하는 노아 게이트(10-1-4) 및 앤드 게이트(10-1-5)로 구성된 것을 특징으로 하는 멀티 동기신호 지연회로.
6. 제 4 항에 있어서, 상기 기준신호 에지 검출부(10-2)는 기준 동기신호(SS)를 입력하여 1클럭 지연하는 플립플롭(10-2-1)과, 상기 플립플롭(10-2)의 출력을 1클럭 지연하는 플립플롭(10-2-2)와, 상기 플립플롭(10-2-3)의 출력을 논리 조합하여 입력신호(SS)의 에지를 검출하는 배타적 오아 게이트(10-2-3)로 구성된 것을 특징으로 하는 멀티 동기신호 지연회로.
7. 제 1 항에 있어서, 상기 지연 펄스 발생부(14)는 유효 데이타가 시스템에 입력되는 때부터 소정 지연시간이 경과한 뒤에 지연시간보다 펄스폭이 작은 신호(MW,MS)를 발생시키는 펄스 발생부(14-2)와, 유효데이타가 시스템이 인가되지 않는 때부터 소정 지연시간이 경과한 뒤에 제어신호를 출력하여 상기 펄스 발생부(14-2)의 펄스 발생을 정지시키는 캐리 발생부(14-1)로 구성된 것을 특징으로 하는 멀티 동기신호 지연회로.
8. 제 7 항에 있어서, 상기 캐리 발생부(14-1)는 유효 데이타의 입력이 끝났음을 판단하는 신호를 입력하여 반전하는 반전기(14-1-1)와, 상기 반전기(14-1-1)의 출력 신호를 래치하는 플립플롭(14-1-2)과, 상기 플립플롭(14-1-2)으로부터 계수 데이타의 로딩 데이타를 입력하고 플립플롭(14-1-3)으로부터의 카운팅 인에이블 신호를 입력하여 지정된 지연량만큼 계수하는 다운 카운터(14-1-4)로 구성된 것을 특징으로 하는 멀티 동기신호 지연회로.
9. 제 7 항에 있어서, 상기 펄스 발생부(14-2)는 소정 지연시간이 경과한 뒤에 발생되는 제어신호(FS,SS)를 입력하는 플립플롭(14-2-1)과, 상기 플립플롭(14-2-1)으로부터 지연 데이타의 로딩에 대한 제어신호를 입력받아 연속적으로 로딩된 데이타를 계수하는 다운 카운터(14-2-3)와, 상기 다운 카운터(14-2-3)의 출력신호를 로딩하여 클럭에 동기된 신호를 출력하는 플립플롭(14-2-4,14-2-5)과, 지정된 시간동안 지연신호(MS_O,MW_O)를 출력한 뒤에 상기 캐리 발생부(14-1)로부터의 제어신호를 입력받아 상기 다운 카운터(14-2-3)의 계수를 정지시키는 플립플롭(14-2-2)로 구성된 것을 특징으로 하는 멀티 동기신호 지연회로.