JPS6076808A - クロツク整形回路 - Google Patents

クロツク整形回路

Info

Publication number
JPS6076808A
JPS6076808A JP18478783A JP18478783A JPS6076808A JP S6076808 A JPS6076808 A JP S6076808A JP 18478783 A JP18478783 A JP 18478783A JP 18478783 A JP18478783 A JP 18478783A JP S6076808 A JPS6076808 A JP S6076808A
Authority
JP
Japan
Prior art keywords
output
circuit
clock
input
shaping
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP18478783A
Other languages
English (en)
Other versions
JPH0256853B2 (ja
Inventor
Akira Fukui
福井 昭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP18478783A priority Critical patent/JPS6076808A/ja
Publication of JPS6076808A publication Critical patent/JPS6076808A/ja
Publication of JPH0256853B2 publication Critical patent/JPH0256853B2/ja
Granted legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K5/00Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01Shaping pulses
    • H03K5/04Shaping pulses by increasing duration; by decreasing duration
    • H03K5/06Shaping pulses by increasing duration; by decreasing duration by the use of delay lines or other analogue delay elements

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の分野〕 本発明はパルス幅にばらつきのあるクロックから、正負
とも一定値以上のパルス幅を持つクロックを作成するク
ロック整形回路に関する。
〔従来技術〕
従来、クロック歪形回路は正のパルス幅または負のパル
ス幅を一定にするようなデー−ティ補正回路、ジッタ等
を吸収できるフェーズロックドループ等がaったが、正
のパルス幅と負のパルス幅の両方ゲ一定値以上にするの
は困難であった。特に、クロックの系を切替えた時等に
生じるパルス幅の狭い、正または負のパルス等があると
、十分に補正しきれない場合が多かった。
〔発明の目的〕
本発明の目的はこのような時にも、出力のパルス幅を正
負とも一定値以上に優形するクロック整形回路を提供す
ることにある。
〔発明の構成〕
本発明のクロック整形回路はパルス幅にばらりきのある
入力クロックから整形された出力クロックを得るクロッ
ク整形回路において、入力クロックの立上シ検出回路と
、入力クロックの立下シ検出回路と、出力クロックの遅
延回路と、該出力遅の出力と前記出力遅延回路の出力と
を入力とする第2の論理積回路と、前記第1の論理積回
路の出力によシセットされ前記第2の論理積回路の出力
および前記出力遅延回路の出力のいずれか一方によシリ
セットされるフリップ・フロップよ多構成されることを
特徴とする。
〔発明の実施例〕
次に図面を参照して、本発明の実施例について説明する
第1図は本発明におけるクロック整形回路の一実施例を
示すブロック図、第2図は第1図の動作を説明するタイ
ムチャートである。パルス幅にばらつきのある入力クロ
ック1は第1図に示すように立上り検出回路10に人力
され、立上シ検出回路工0は立上シ位置を検出して立上
多出力2にパルスを出す。(第2図A、B、C,D)又
4、この人力クロック1は立下シ検出回路11にも入力
され、立下シ検出回路11は立下り位置を検出して立下
多出力3にパルスE、F、G、Hを出す。
−力出力遅延回路15は出力クロック7をクロック整形
後に最小限必要な正負のパルス幅に対応する時間Tだけ
遅延させて遅延出力6を出す。この遅延出力6はフリッ
プ・フロップ14のCP大入力入力され、02人力に”
1”が人力されたときにフリップ・フロップ14のD入
力には常にIQIが入力される。又遅延出力6は同時に
論理積回路13の一方に入力され、他方の入力には前記
立下多出力3が接続されている。そして論理積回路13
の出力5はフリップ・フロップ14のリセット人力Rに
接続される。このように接続されることによってフリッ
プ−70ツブ14はセットされてから時間T後にCP、
D入力によシリセットされるノテ、ソの出力クロック7
の正のパルス幅に対応する時間はTとなる。又、出力ク
ロック7が正になってから時間T以内は入力クロック1
の立下シが検出され立下多出力3にパルスが出ても論理
積回路13の働きによシ正のパルス幅が時間T以下にな
ることはない。(第2図パルスA)−力出力遅延回路1
5の遅延出力6は反転されて論理積回路12の一方に入
力され、他方の入力には前記立上多出力2が人力されて
論理積回路12の出力4はフリップ・フロップのセット
人力Sに入力される。この接続によって出力クロック7
が負になってから時間T以内は、人力クロック1の立上
シが検出され立上多出力2にパルスが出ても論理積回路
12の働きによシ負のパルス幅に対応する時間がT以下
になることはない。(第2図パルスG)〔発明の効果〕 本発明は以上説明したように簡単な構成で、パルス幅に
変動のめるクロックから一定値以上の正負のパルス幅を
持つクロックをつくることができる0
【図面の簡単な説明】
第1図は、本発明の一実施例を示すブロック図、第2図
は第1図の動作を説明するンイムチャートである。 1・・・・・・入力クロック、7・・・・・・出力クロ
ック、10・・・・・・立上シ検出回路、11・・印・
立下シ検出回路、12.13・・・・・・論理積回路、
14・・・・・・フリップ・70ツグ、15・・・・・
・出力遅延回路。

Claims (1)

    【特許請求の範囲】
  1. パルス幅にばらつきのある入力クロックから整形された
    出力クロックを得るクロック整形回路において、人力ク
    ロックの立上シ検出回路と、入力クロックの立下シ検出
    回路と、出力クロックの遅延回路と、該出力遅延回路の
    反転出力と前記立上シ検出回路の出力とを人力とする第
    1の論理積回路と、前記立下シ検出回路の出力と前記出
    力遅延回路の出力とを入力とする第2の論理積回路と、
    前記第1の論理積回路の出力によシセットされ前記第2
    の論理積回路の出力および前記出力遅延回路の出力のい
    ずれか一力によりリセットされる7リツフー70ツブよ
    り構成され、該7リツプーフロツプの出力を出力クロッ
    クとすることを特徴とするクロック整形回路。
JP18478783A 1983-10-03 1983-10-03 クロツク整形回路 Granted JPS6076808A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP18478783A JPS6076808A (ja) 1983-10-03 1983-10-03 クロツク整形回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP18478783A JPS6076808A (ja) 1983-10-03 1983-10-03 クロツク整形回路

Publications (2)

Publication Number Publication Date
JPS6076808A true JPS6076808A (ja) 1985-05-01
JPH0256853B2 JPH0256853B2 (ja) 1990-12-03

Family

ID=16159280

Family Applications (1)

Application Number Title Priority Date Filing Date
JP18478783A Granted JPS6076808A (ja) 1983-10-03 1983-10-03 クロツク整形回路

Country Status (1)

Country Link
JP (1) JPS6076808A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012244389A (ja) * 2011-05-19 2012-12-10 New Japan Radio Co Ltd グリッジ処理回路
JP2022062708A (ja) * 2020-10-08 2022-04-20 サーモ フィッシャー サイエンティフィック (ブレーメン) ゲーエムベーハー パルス整形回路

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS516053U (ja) * 1974-07-02 1976-01-17
JPS52133147U (ja) * 1976-04-02 1977-10-08

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS516053U (ja) * 1974-07-02 1976-01-17
JPS52133147U (ja) * 1976-04-02 1977-10-08

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012244389A (ja) * 2011-05-19 2012-12-10 New Japan Radio Co Ltd グリッジ処理回路
JP2022062708A (ja) * 2020-10-08 2022-04-20 サーモ フィッシャー サイエンティフィック (ブレーメン) ゲーエムベーハー パルス整形回路

Also Published As

Publication number Publication date
JPH0256853B2 (ja) 1990-12-03

Similar Documents

Publication Publication Date Title
US4119910A (en) Method and apparatus for detecting whether phase difference between two signals is constant
JPS6076808A (ja) クロツク整形回路
JPS6076807A (ja) クロツク整形回路
US20050040871A1 (en) Apparatus and method for delay matching of full and divided clock signals
JPH06232699A (ja) パルス発生装置
JPS5934188Y2 (ja) 信号入力回路
JP2648958B2 (ja) パルス挿入回路
JPH05315898A (ja) トリガ同期回路
JPH04274613A (ja) チャタリング除去回路
JPH04347923A (ja) 逓倍装置
JP2870242B2 (ja) 競合形同期保護回路
JPH11214970A (ja) Pwm信号生成回路
JPH10126231A (ja) チャタリング除去回路
JPH08195654A (ja) クロック再生回路
JPS59191927A (ja) 同期回路
JPH057136A (ja) 信号発生装置
JPH04253416A (ja) 基準信号発生回路
JPH0137886B2 (ja)
JPH0362256A (ja) サンプリング信号発生装置
JPH04253211A (ja) クロックデューティ補正回路
JPH0317721A (ja) 信号同期化回路
JPH0645891A (ja) パルス整形回路およびそれを利用した可変分周器システム
JPS61164323A (ja) タイミングパルス形成回路
JP2000068800A (ja) ヒゲ防止方式及び回路
JPH1028036A (ja) デューティ補正回路