JPH0137886B2 - - Google Patents
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- JPH0137886B2 JPH0137886B2 JP56142723A JP14272381A JPH0137886B2 JP H0137886 B2 JPH0137886 B2 JP H0137886B2 JP 56142723 A JP56142723 A JP 56142723A JP 14272381 A JP14272381 A JP 14272381A JP H0137886 B2 JPH0137886 B2 JP H0137886B2
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- Japan
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- flip
- flop circuit
- output signal
- clock pulse
- logic gate
- Prior art date
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- 230000001360 synchronised effect Effects 0.000 claims description 21
- 238000010586 diagram Methods 0.000 description 5
- 239000013078 crystal Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明は入力信号のリーデイングエツジの近傍
においてクロツクパルスに同期した2系統以上の
タイミングパルスを発生させる同期パルス発生装
置に関し、きわめて少ないゲート回路数で発生期
間が互いに重なり合わない同期パルスを発生させ
ることの出来る装置を提供するものである。
においてクロツクパルスに同期した2系統以上の
タイミングパルスを発生させる同期パルス発生装
置に関し、きわめて少ないゲート回路数で発生期
間が互いに重なり合わない同期パルスを発生させ
ることの出来る装置を提供するものである。
以下、本発明を図示の実施例に基いて説明す
る。
る。
第1図は本発明の一実施例の回路構成図であ
る。同図において、端子Xは任意の時刻にレベル
が変化する入力信号が印加される信号入力端子で
あり、端子Y1は第1のクロツクパルス入力端子
であり、端子Y2は前記第1のクロツクパルスの
2分の1の周波数を有する第2のクロツクパルス
が印加される入力端子であり、端子Z1,Z2はそれ
ぞれ第1、第2の信号出力端子である。
る。同図において、端子Xは任意の時刻にレベル
が変化する入力信号が印加される信号入力端子で
あり、端子Y1は第1のクロツクパルス入力端子
であり、端子Y2は前記第1のクロツクパルスの
2分の1の周波数を有する第2のクロツクパルス
が印加される入力端子であり、端子Z1,Z2はそれ
ぞれ第1、第2の信号出力端子である。
前記第1のクロツクパルス入力端子Y1と前記
第2のクロツクパルス入力端子Y2には、それぞ
れANDゲート1の入力端子が接続され、また、
前記入力端子Y2にはインバータ2の入力端子が
接続され、前記入力端子Y1と、前記インバータ
2の出力端子には、それぞれANDゲート3の入
力端子が接続されている。
第2のクロツクパルス入力端子Y2には、それぞ
れANDゲート1の入力端子が接続され、また、
前記入力端子Y2にはインバータ2の入力端子が
接続され、前記入力端子Y1と、前記インバータ
2の出力端子には、それぞれANDゲート3の入
力端子が接続されている。
また、前記信号入力端子XにはNANDゲート
4とNANDゲート5によつて構成されたRSフリ
ツプフロツプ回路100のセツト端子100aが
接続され、そのRSフリツプフロツプ回路100
の出力端子100bと前記信号入力端子Xおよび
前記ANDゲート1の出力端子にはそれぞれ
NANDゲート6の入力端子が接続されている。
前記NANDゲート6の出力端子にはNANDゲー
ト7とNANDゲート8によつて構成されたRSフ
リツプフロツプ回路200のセツト端子200a
が接続され、そのRSフリツプフロツプ回路20
0の出力端子200bと前記ANDゲート3の出
力端子にはそれぞれNANDゲート9の入力端子
が接続され、前記NANDゲート9の出力端子は、
NANDゲート10とNANDゲート11によつて
構成されたRSフリツプフロツプ回路300のセ
ツト端子300aに接続されている。
4とNANDゲート5によつて構成されたRSフリ
ツプフロツプ回路100のセツト端子100aが
接続され、そのRSフリツプフロツプ回路100
の出力端子100bと前記信号入力端子Xおよび
前記ANDゲート1の出力端子にはそれぞれ
NANDゲート6の入力端子が接続されている。
前記NANDゲート6の出力端子にはNANDゲー
ト7とNANDゲート8によつて構成されたRSフ
リツプフロツプ回路200のセツト端子200a
が接続され、そのRSフリツプフロツプ回路20
0の出力端子200bと前記ANDゲート3の出
力端子にはそれぞれNANDゲート9の入力端子
が接続され、前記NANDゲート9の出力端子は、
NANDゲート10とNANDゲート11によつて
構成されたRSフリツプフロツプ回路300のセ
ツト端子300aに接続されている。
さらに、前記RSフリツプフロツプ回路300
の出力端子300bと前記ANDゲート1の出力
端子にはそれぞれNANDゲート12の入力端子
が接続され、前記NANDゲート12の出力端子
は前記RSフリツプフロツプ回路200のリセツ
ト端子200cに接続されている。前記RSフリ
ツプフロツプ回路300のリセツト端子300c
は前記RSフリツプフロツプ回路200の出力端
子200bに接続され、前記RSフリツプフロツ
プ回路100のリセツト端子100cは前記RS
フリツプフロツプ回路200の反転出力端子20
0dに接続されている。
の出力端子300bと前記ANDゲート1の出力
端子にはそれぞれNANDゲート12の入力端子
が接続され、前記NANDゲート12の出力端子
は前記RSフリツプフロツプ回路200のリセツ
ト端子200cに接続されている。前記RSフリ
ツプフロツプ回路300のリセツト端子300c
は前記RSフリツプフロツプ回路200の出力端
子200bに接続され、前記RSフリツプフロツ
プ回路100のリセツト端子100cは前記RS
フリツプフロツプ回路200の反転出力端子20
0dに接続されている。
一方、前記第1のクロツクパルス入力端子Y1
にはインバータ13の入力端子が接続され、前記
インバータ13の出力端子、前記RSフリツプフ
ロツプ回路200の出力端子200b、前記RS
フリツプフロツプ回路300の反転出力端子30
0dにはそれぞれANDゲート14の入力端子が
接続され、前記ANDゲート14の出力端子は第
1の信号出力端子Z1に接続されている。また、前
記インバータ13の出力端子、前記RSフリツプ
フロツプ回路200の出力端子200b、前記
RSフリツプフロツプ回路300の出力端子30
0bにはそれぞれANDゲート15の入力端子が
接続され、前記ANDゲート15の出力端子は第
2の信号出力端子Z2に接続されている。
にはインバータ13の入力端子が接続され、前記
インバータ13の出力端子、前記RSフリツプフ
ロツプ回路200の出力端子200b、前記RS
フリツプフロツプ回路300の反転出力端子30
0dにはそれぞれANDゲート14の入力端子が
接続され、前記ANDゲート14の出力端子は第
1の信号出力端子Z1に接続されている。また、前
記インバータ13の出力端子、前記RSフリツプ
フロツプ回路200の出力端子200b、前記
RSフリツプフロツプ回路300の出力端子30
0bにはそれぞれANDゲート15の入力端子が
接続され、前記ANDゲート15の出力端子は第
2の信号出力端子Z2に接続されている。
さて、第1図において、第1のクロツクパルス
入力端子Y1には、第2のクロツクパルス入力端
子Y2に印加されるクロツクパルスの2倍の周波
数を有するクロツクパルスが印加されるが、この
種の回路が多用されるデイジタルシステムにおい
ては、クロツクパルスは水晶発振器などの出力信
号を分周して作られることが多いため、周波数比
が2対1の第1、第2のクロツクパルスは容易に
得られる。
入力端子Y1には、第2のクロツクパルス入力端
子Y2に印加されるクロツクパルスの2倍の周波
数を有するクロツクパルスが印加されるが、この
種の回路が多用されるデイジタルシステムにおい
ては、クロツクパルスは水晶発振器などの出力信
号を分周して作られることが多いため、周波数比
が2対1の第1、第2のクロツクパルスは容易に
得られる。
第2図は第1図の回路の各部の信号波形を示し
たもので、第2図a,b,cはそれぞれ第1のク
ロツクパルス入力端子Y1、第2のクロツクパル
ス入力端子Y2、信号入力端子Xに印加される信
号波形である。また、第2図d,e,f,g,
h,i,j,k,l,m,n,o,p,q,rは
それぞれANDゲート1、インバータ2、ANDゲ
ート3、NANDゲート4,5,6,7,8,9,
10,11,12、インバータ13、ANDゲー
ト14,15の出力信号波形である。
たもので、第2図a,b,cはそれぞれ第1のク
ロツクパルス入力端子Y1、第2のクロツクパル
ス入力端子Y2、信号入力端子Xに印加される信
号波形である。また、第2図d,e,f,g,
h,i,j,k,l,m,n,o,p,q,rは
それぞれANDゲート1、インバータ2、ANDゲ
ート3、NANDゲート4,5,6,7,8,9,
10,11,12、インバータ13、ANDゲー
ト14,15の出力信号波形である。
時刻t1において、第1のクロツクパルス入力端
子Y1のレベルが“1”に移行するとANDゲート
1の出力レベルも“1”に移行し、また、それ以
前にNANDゲート4の出力レベルと信号入力端
子Xのレベルがいずれも“1”になつているの
で、NANDゲート6の出力レベルが“0”に移
行し、これによつてRSフリツプフロツプ回路2
00はセツトされてNANDゲート7の出力レベ
ルが“1”に移行し、続いてNANDゲート8の
出力レベルが“0”に移行する。
子Y1のレベルが“1”に移行するとANDゲート
1の出力レベルも“1”に移行し、また、それ以
前にNANDゲート4の出力レベルと信号入力端
子Xのレベルがいずれも“1”になつているの
で、NANDゲート6の出力レベルが“0”に移
行し、これによつてRSフリツプフロツプ回路2
00はセツトされてNANDゲート7の出力レベ
ルが“1”に移行し、続いてNANDゲート8の
出力レベルが“0”に移行する。
前記NANDゲート8の出力レベルが“0”に
なると、NANDゲート5の出力レベルが“1”
に移行し、続いてNANDゲート4の出力レベル
が“0”に移行してRSフリツプフロツプ回路1
00はリセツトされて前記NANDゲート6の出
力レベルが“1”に戻る。
なると、NANDゲート5の出力レベルが“1”
に移行し、続いてNANDゲート4の出力レベル
が“0”に移行してRSフリツプフロツプ回路1
00はリセツトされて前記NANDゲート6の出
力レベルが“1”に戻る。
時刻t2において、第1のクロツクパルス入力端
子Y1のレベルが“0”に移行すると、続いて
ANDゲート1の出力レベルも“0”に移行する
が、その時点でNANDゲート6の出力レベルが
すでに“1”に戻つておれば、前記NANDゲー
ト1を含めて他のゲートの出力レベルは何ら変化
せず、前記NANDゲート6の出力レベルが依然
として“0”になつておれば、前記NANDゲー
ト6の出力レベルのみが“1”に移行する。
子Y1のレベルが“0”に移行すると、続いて
ANDゲート1の出力レベルも“0”に移行する
が、その時点でNANDゲート6の出力レベルが
すでに“1”に戻つておれば、前記NANDゲー
ト1を含めて他のゲートの出力レベルは何ら変化
せず、前記NANDゲート6の出力レベルが依然
として“0”になつておれば、前記NANDゲー
ト6の出力レベルのみが“1”に移行する。
時刻t3において、それ以前に第2のクロツクパ
ルス入力端子Y1のレベルが“0”に移行してい
るもとで第2のクロツクパルス入力端子Y2のレ
ベルが“1”に移行すると、ANDゲート3の出
力レベルが“1”に移行し、続いてNANDゲー
ト9の出力レベルが“0”に移行する。
ルス入力端子Y1のレベルが“0”に移行してい
るもとで第2のクロツクパルス入力端子Y2のレ
ベルが“1”に移行すると、ANDゲート3の出
力レベルが“1”に移行し、続いてNANDゲー
ト9の出力レベルが“0”に移行する。
前記NANDゲート9の出力レベルが“0”に
なると、NANDゲート10の出力レベルが“1”
に移行し、続いてNANDゲート11の出力レベ
ルが“0”に移行してRSフリツプフロツプ回路
200がセツトされる。
なると、NANDゲート10の出力レベルが“1”
に移行し、続いてNANDゲート11の出力レベ
ルが“0”に移行してRSフリツプフロツプ回路
200がセツトされる。
時刻t4において、第1のクロツクパルス入力端
子Y1のレベルが“0”に移行すると、ANDゲー
ト3とNANDゲート9の出力レベルだけが変化
する。
子Y1のレベルが“0”に移行すると、ANDゲー
ト3とNANDゲート9の出力レベルだけが変化
する。
時刻t5において、第1のクロツクパルス入力端
子Y1のレベルが“1”に移行すると、続いて
ANDゲート1の出力レベルが“1”に移行し、
さらにNANDゲート12の出力レベルが“0”
に移行する。
子Y1のレベルが“1”に移行すると、続いて
ANDゲート1の出力レベルが“1”に移行し、
さらにNANDゲート12の出力レベルが“0”
に移行する。
前記NANDゲート12の出力レベルが“0”
になるとNANDゲート8の出力レベルが“1”
に移行し、続いてNANDゲート7の出力レベル
が“0”に移行してRSフリツプフロツプ回路2
00はリセツトされる。
になるとNANDゲート8の出力レベルが“1”
に移行し、続いてNANDゲート7の出力レベル
が“0”に移行してRSフリツプフロツプ回路2
00はリセツトされる。
前記NANDゲート7の出力レベルが“0”に
移行すると、NANDゲート11の出力レベルが
“1”に移行し、続いてNANDゲート10の出力
レベルが“0”に移行してRSフリツプフロツプ
回路300がリセツトされる。
移行すると、NANDゲート11の出力レベルが
“1”に移行し、続いてNANDゲート10の出力
レベルが“0”に移行してRSフリツプフロツプ
回路300がリセツトされる。
また、前記NANDゲート10の出力レベルが
“0”になると、NANDゲート12の出力レベル
は“1”に戻り、一連の動作が終了する。
“0”になると、NANDゲート12の出力レベル
は“1”に戻り、一連の動作が終了する。
時刻t6において、第1のクロツクパルス入力端
子Y1のレベルが“1”に移行しても、この時点
では第1のRSフリツプフロツプ回路100がリ
セツトされているため、NANDゲート6の出力
レベルは変化しない。
子Y1のレベルが“1”に移行しても、この時点
では第1のRSフリツプフロツプ回路100がリ
セツトされているため、NANDゲート6の出力
レベルは変化しない。
時刻t7において、信号入力端子Xのレベルが
“0”に移行すると、NANDゲート4の出力レベ
ルが“1”に移行し、続いてNANDゲート5の
出力レベルが“0”に移行してRSフリツプフロ
ツプ回路100がセツトされ、次の一連の動作の
待期状態となる。
“0”に移行すると、NANDゲート4の出力レベ
ルが“1”に移行し、続いてNANDゲート5の
出力レベルが“0”に移行してRSフリツプフロ
ツプ回路100がセツトされ、次の一連の動作の
待期状態となる。
時刻t8において、あらかじめANDゲート1の
出力レベルとNANDゲート4の出力レベルがい
ずれも“1”になつているもとで信号入力端子X
のレベルが“1”に移行すると、NANDゲート
6の出力レベルが“0”に移行し、以後、時刻t1
から時刻t5までと同様に各ゲートの出力レベルは
変化し、結局、第1図のNANDゲート7,8,
10,11の出力レベル(RSフリツプフロツプ
回路200および300の出力)は第2図j,
k,m,nに示す様に変化する。
出力レベルとNANDゲート4の出力レベルがい
ずれも“1”になつているもとで信号入力端子X
のレベルが“1”に移行すると、NANDゲート
6の出力レベルが“0”に移行し、以後、時刻t1
から時刻t5までと同様に各ゲートの出力レベルは
変化し、結局、第1図のNANDゲート7,8,
10,11の出力レベル(RSフリツプフロツプ
回路200および300の出力)は第2図j,
k,m,nに示す様に変化する。
さて、第1図のANDゲート14はNANDゲー
ト7、NANDゲート11、インバータ13の出
力レベルがすべて“1”のときに、その出力レベ
ルが“1”となり、一方、ANDゲート15は前
記NANDゲート7、NANDゲート10、前記イ
ンバータ13の出力レベルがすべて“1”のとき
に、その出力レベルが“1”となるから、前記
ANDゲート14,15の出力端子すなわち信号
出力端子Z1,Z2には第2図q,rに示す様な信号
波形が現われ、入力端子Xに印加される信号波形
のリーデイングエツジの近傍において、クロツク
パルスに同期した2系統の互いに発生期間の重な
り合わない出力パルスが得られることがわかる。
ト7、NANDゲート11、インバータ13の出
力レベルがすべて“1”のときに、その出力レベ
ルが“1”となり、一方、ANDゲート15は前
記NANDゲート7、NANDゲート10、前記イ
ンバータ13の出力レベルがすべて“1”のとき
に、その出力レベルが“1”となるから、前記
ANDゲート14,15の出力端子すなわち信号
出力端子Z1,Z2には第2図q,rに示す様な信号
波形が現われ、入力端子Xに印加される信号波形
のリーデイングエツジの近傍において、クロツク
パルスに同期した2系統の互いに発生期間の重な
り合わない出力パルスが得られることがわかる。
ところで、第1図の回路において、ANDゲー
ト15のひとつの入力端子をRSフリツプフロツ
プ回路200の出力端子200bに接続している
が、これは第2図の様に各ゲートの遅れ時間がク
ロツクパルス周期に近くなつたとき(第2図では
各ゲートの信号伝達遅れ時間を第1のクロツクパ
ルスの周期の8分の1に設定している。)に第2
図rにイで示す様なゴースト(ハザード)が発生
するのを抑制するためであり、ゴーストの発生が
容認される場合や、発生する恐れのない場合には
不要である。
ト15のひとつの入力端子をRSフリツプフロツ
プ回路200の出力端子200bに接続している
が、これは第2図の様に各ゲートの遅れ時間がク
ロツクパルス周期に近くなつたとき(第2図では
各ゲートの信号伝達遅れ時間を第1のクロツクパ
ルスの周期の8分の1に設定している。)に第2
図rにイで示す様なゴースト(ハザード)が発生
するのを抑制するためであり、ゴーストの発生が
容認される場合や、発生する恐れのない場合には
不要である。
なお、本発明の実施態様は必らずしも第1図の
構成に限定されるものではなく、NANDゲート
やANDゲート、インバータの組み合わせはNOR
ゲートやORゲートなどの他の一致ゲートに置き
換えることも出来るし、この様な論理構成をさら
に等価変換してI2L回路やCMOS回路を構成する
ことが出来る。
構成に限定されるものではなく、NANDゲート
やANDゲート、インバータの組み合わせはNOR
ゲートやORゲートなどの他の一致ゲートに置き
換えることも出来るし、この様な論理構成をさら
に等価変換してI2L回路やCMOS回路を構成する
ことが出来る。
すなわち、本発明の第1の実施態様は、その論
理構成において、セツト端子に入力信号が与えら
れる第1のRSフリツプフロツプ回路100と、
入力端子に前記入力信号、前記第1のRSフリツ
プフロツプ回路の出力信号、第1のクロツクパル
ス、前記第1のクロツクパルスの2分の1の周波
数の第2のクロツクパルスが与えられる第1の一
致ゲート(NANDゲート6に相当)と、セツト
端子に前記第1の一致ゲートの出力信号が与えら
れる第2のRSフリツプフロツプ回路200と、
入力端子に前記第2のRSフリツプフロツプ回路
の出力信号、前記第1のクロツクパルス、前記第
2のクロツクパルスが与えられる第2の一致ゲー
ト(NANDゲート9に相当)と、セツト端子に
前記第2の一致ゲートの出力信号が与えられる第
3のRSフリツプフロツプ回路300と、入力端
子に前記第3のRSフリツプフロツプ回路の出力
信号、前記第1のクロツクパルス、前記第2のク
ロツクパルスが与えられ、その出力信号が前記第
1、第2、第3のRSフリツプフロツプ回路の少
なくともひとつのリセツト端子に与えられる第3
の一致ゲート(第1図の実施例では第3の一致ゲ
ートに該当するNANDゲート12の出力信号は
第2のRSフリツプフロツプ回路200のリセツ
ト端子200cだけに印加されているが、第1の
RSフリツプフロツプ回路、第3のRSフリツプフ
ロツプ回路のリセツト端子100c,300cを
前記NANDゲート12の出力端子に接続しても
良い。)と、前記第2および第3のRSフリツプフ
ロツプ回路の出力信号から互いに発生期間の重な
り合わない2系統の同期パルスを作り出して第1
および第2の出力端子Z1,Z2に送出する分配回路
を備えたことを特徴とするものである。なお、第
1図の実施例においては、前記分配回路はインバ
ータ13とANDゲート14,15によつて構成
されている。
理構成において、セツト端子に入力信号が与えら
れる第1のRSフリツプフロツプ回路100と、
入力端子に前記入力信号、前記第1のRSフリツ
プフロツプ回路の出力信号、第1のクロツクパル
ス、前記第1のクロツクパルスの2分の1の周波
数の第2のクロツクパルスが与えられる第1の一
致ゲート(NANDゲート6に相当)と、セツト
端子に前記第1の一致ゲートの出力信号が与えら
れる第2のRSフリツプフロツプ回路200と、
入力端子に前記第2のRSフリツプフロツプ回路
の出力信号、前記第1のクロツクパルス、前記第
2のクロツクパルスが与えられる第2の一致ゲー
ト(NANDゲート9に相当)と、セツト端子に
前記第2の一致ゲートの出力信号が与えられる第
3のRSフリツプフロツプ回路300と、入力端
子に前記第3のRSフリツプフロツプ回路の出力
信号、前記第1のクロツクパルス、前記第2のク
ロツクパルスが与えられ、その出力信号が前記第
1、第2、第3のRSフリツプフロツプ回路の少
なくともひとつのリセツト端子に与えられる第3
の一致ゲート(第1図の実施例では第3の一致ゲ
ートに該当するNANDゲート12の出力信号は
第2のRSフリツプフロツプ回路200のリセツ
ト端子200cだけに印加されているが、第1の
RSフリツプフロツプ回路、第3のRSフリツプフ
ロツプ回路のリセツト端子100c,300cを
前記NANDゲート12の出力端子に接続しても
良い。)と、前記第2および第3のRSフリツプフ
ロツプ回路の出力信号から互いに発生期間の重な
り合わない2系統の同期パルスを作り出して第1
および第2の出力端子Z1,Z2に送出する分配回路
を備えたことを特徴とするものである。なお、第
1図の実施例においては、前記分配回路はインバ
ータ13とANDゲート14,15によつて構成
されている。
ところで、本発明の第1の実施態様をもとに、
3系統の同期パルスが得られる同期パルス発生装
置を実現することも出来る。
3系統の同期パルスが得られる同期パルス発生装
置を実現することも出来る。
第3図は本発明の第2の実施態様を示したもの
で、第1の一致ゲート16の入力端子には第1の
RSフリツプフロツプ回路100の出力信号、入
力信号、第1および第2のクロツクパルスが直接
印加され、第2の一致ゲート17の入力端子には
第2のRSフリツプフロツプ回路200の出力信
号、第1および第2のクロツクパルスが直接印加
され、第3の一致ゲート18の入力端子には第3
のRSフリツプフロツプ回路300の出力信号、
第1および第2のクロツクパルスが直接印加され
る。
で、第1の一致ゲート16の入力端子には第1の
RSフリツプフロツプ回路100の出力信号、入
力信号、第1および第2のクロツクパルスが直接
印加され、第2の一致ゲート17の入力端子には
第2のRSフリツプフロツプ回路200の出力信
号、第1および第2のクロツクパルスが直接印加
され、第3の一致ゲート18の入力端子には第3
のRSフリツプフロツプ回路300の出力信号、
第1および第2のクロツクパルスが直接印加され
る。
また、前記第3の一致ゲート18の出力信号は
NANDゲート19とNANDゲート20によつて
構成された第4のRSフリツプフロツプ回路40
0のセツト端子400aに印加され、前記第4の
RSフリツプフロツプ回路400の出力信号と第
1および第2のクロツクパルスは第4の一致ゲー
ト21の入力端子に印加され、前記第4の一致ゲ
ート21の出力信号は第2のRSフリツプフロツ
プ回路200のリセツト端子200cに印加され
る。
NANDゲート19とNANDゲート20によつて
構成された第4のRSフリツプフロツプ回路40
0のセツト端子400aに印加され、前記第4の
RSフリツプフロツプ回路400の出力信号と第
1および第2のクロツクパルスは第4の一致ゲー
ト21の入力端子に印加され、前記第4の一致ゲ
ート21の出力信号は第2のRSフリツプフロツ
プ回路200のリセツト端子200cに印加され
る。
一方、入力端子に第1のクロツクパルスが印加
されるインバータ13と、入力端子に前記インバ
ータ13の出力信号と第2、第3のRSフリツプ
フロツプ回路200,300の出力信号が印加さ
れる第5の一致ゲート22と、入力端子に前記イ
ンバータ13の出力信号と第3、第4のRSフリ
ツプフロツプ回路300,400の出力信号が印
加される第6の一致ゲート23と、入力端子に前
記インバータ13の出力信号と第4のRSフリツ
プフロツプ回路400の出力信号が印加される第
7の一致ゲート24によつて分配回路500が構
成されている。
されるインバータ13と、入力端子に前記インバ
ータ13の出力信号と第2、第3のRSフリツプ
フロツプ回路200,300の出力信号が印加さ
れる第5の一致ゲート22と、入力端子に前記イ
ンバータ13の出力信号と第3、第4のRSフリ
ツプフロツプ回路300,400の出力信号が印
加される第6の一致ゲート23と、入力端子に前
記インバータ13の出力信号と第4のRSフリツ
プフロツプ回路400の出力信号が印加される第
7の一致ゲート24によつて分配回路500が構
成されている。
なお、第3図の回路動作は第1図と同様である
ため、第4図に各ゲートの出力信号波形を示すだ
けにとどめる。
ため、第4図に各ゲートの出力信号波形を示すだ
けにとどめる。
なお、第4図A,B,Cはそれぞれ第1のクロ
ツクパルス入力端子Y1、第2のクロツクパルス
入力端子Y2、信号入力端子Xに印加される信号
波形、第4図D,E,F,G,H,I,J,K,
L,M,N,O,P,Q,R,S,Tはそれぞれ
インバータ2、インバータ13、NANDゲート
4,5、第1の一致ゲート16、NANDゲート
7,8、第2の一致ゲート17、NANDゲート
10,11、第3の一致ゲート18、NANDゲ
ート19,20、第4の一致ゲート21、第5の
一致ゲート22、第6の一致ゲート23、第7の
一致ゲート24の出力信号波形を示す。
ツクパルス入力端子Y1、第2のクロツクパルス
入力端子Y2、信号入力端子Xに印加される信号
波形、第4図D,E,F,G,H,I,J,K,
L,M,N,O,P,Q,R,S,Tはそれぞれ
インバータ2、インバータ13、NANDゲート
4,5、第1の一致ゲート16、NANDゲート
7,8、第2の一致ゲート17、NANDゲート
10,11、第3の一致ゲート18、NANDゲ
ート19,20、第4の一致ゲート21、第5の
一致ゲート22、第6の一致ゲート23、第7の
一致ゲート24の出力信号波形を示す。
以上の説明から明らかな様に本発明の同期パル
ス発生装置は、少なくとも3個のRSフリツプフ
ロツプ回路と、これらのRSフリツプフロツプ回
路を順次セツトあるいはリセツトさせるための3
個の一致ゲートと、前記RSフリツプフロツプ回
路の出力状態に応じて互いに重なり合わない2系
統もしくは3系統の同期パルスを出力端子に送出
する分配回路を備えたものであり、これらの相互
接続と、周波数比が2対1の第1、第2のクロツ
クパルスの利用によつて目的を達成しているた
め、きわめて少ないゲート回路数で少なくとも2
系統の出力パルスを得ることが出来、大なる効果
を奏するものである。
ス発生装置は、少なくとも3個のRSフリツプフ
ロツプ回路と、これらのRSフリツプフロツプ回
路を順次セツトあるいはリセツトさせるための3
個の一致ゲートと、前記RSフリツプフロツプ回
路の出力状態に応じて互いに重なり合わない2系
統もしくは3系統の同期パルスを出力端子に送出
する分配回路を備えたものであり、これらの相互
接続と、周波数比が2対1の第1、第2のクロツ
クパルスの利用によつて目的を達成しているた
め、きわめて少ないゲート回路数で少なくとも2
系統の出力パルスを得ることが出来、大なる効果
を奏するものである。
第1図は本発明の第1の実施例の回路構成図、
第2図は第1図の各部の信号波形図、第3図は本
発明の第2の実施例の回路構成図、第4図は第3
図の各部の信号波形図である。 X……信号入力端子、Y1……第1のクロツク
パルス入力端子、Y2……第2のクロツクパルス
入力端子、Z1,Z2,Z3……信号出力端子4,5,
7,8,10,11,19,20……NANDゲ
ート、13……インバータ、14,15……
ANDゲート、100,200,300……RSフ
リツプフロツプ回路、500……分配回路。
第2図は第1図の各部の信号波形図、第3図は本
発明の第2の実施例の回路構成図、第4図は第3
図の各部の信号波形図である。 X……信号入力端子、Y1……第1のクロツク
パルス入力端子、Y2……第2のクロツクパルス
入力端子、Z1,Z2,Z3……信号出力端子4,5,
7,8,10,11,19,20……NANDゲ
ート、13……インバータ、14,15……
ANDゲート、100,200,300……RSフ
リツプフロツプ回路、500……分配回路。
Claims (1)
- 【特許請求の範囲】 1 セツト端子に入力信号が与えられる第1の
RSフリツプフロツプ回路と、入力端子に前記入
力信号、前記第1のRSフリツプフロツプ回路の
出力信号、第1のクロツクパルス、前記第1のク
ロツクパルスの2分の1の周波数の第2のクロツ
クパルスが与えられる第1の論理ゲートと、セツ
ト端子に前記第1の論理ゲートの出力信号が与え
られる第2のRSフリツプフロツプ回路と、入力
端子に前記第2のRSフリツプフロツプ回路の出
力信号、前記第1のクロツクパルス、前記第2の
クロツクパルスの反転信号が与えられる第2の論
理ゲートと、セツト端子に前記第2の論理ゲート
の出力信号が与えられる第3のRSフリツプフロ
ツプ回路と、入力端子に前記第3のRSフリツプ
フロツプ回路の出力信号、前記第1のクロツクパ
ルス、前記第2のクロツクパルスが与えられ、そ
の出力信号が前記第1のRSフリツプフロツプ回
路のリセツト端子に与えられる第3の論理ゲート
と、前記第2および第3のRSフリツプフロツプ
回路の出力信号から互いに発生期間の重なり合わ
ない2系統の同期パルスを作り出して第1および
第2の出力端子に送出する分配回路を備えてなる
同期パルス発生装置。 2 入力端子に第2のRSフリツプフロツプ回路
の出力信号と第3のRSフリツプフロツプ回路の
反転出力信号と第1のクロツクパルスの反転信号
が与えられる第4の論理ゲートと、入力端子に少
なくとも前記第3のRSフリツプフロツプ回路の
出力信号と前記第1のクロツクパルスの反転信号
が与えられる第5の論理ゲートによつて分配回路
を構成し、前記第4、第5の論理ゲートの出力信
号を第1、第2の出力端子に与えるように構成し
たことを特徴とする特許請求の範囲第1項記載の
同期パルス発生装置。 3 セツト端子に入力信号が与えられる第1の
RSフリツプフロツプ回路と、入力端子に前記入
力信号、前記第1のRSフリツプフロツプ回路の
出力信号、第1のクロツクパルス、前記第1のク
ロツクパルスの2分の1の周波数の第2のクロツ
クパルスが与えられる第1の論理ゲートと、セツ
ト端子に前記第1の論理ゲートの出力信号が与え
られる第2のRSフリツプフロツプ回路と、入力
端子に前記第2のRSフリツプフロツプ回路の出
力信号、前記第1のクロツクパルス、前記第2の
クロツクパルスの反転信号が与えられる第2の論
理ゲートと、セツト端子に前記第2の論理ゲート
の出力信号が与えられる第3のRSフリツプフロ
ツプ回路と、入力端子に前記第3のRSフリツプ
フロツプ回路の出力信号、前記第1のクロツクパ
ルス、前記第2のクロツクパルスが与えられる第
3の論理ゲートと、セツト端子に前記第3の論理
ゲートの出力信号が与えられる第4のRSフリツ
プフロツプ回路と、入力端子に前記第4のRSフ
リツプフロツプ回路の出力信号、前記第1のクロ
ツクパルス、前記第2のクロツクパルスの反転信
号が与えられ、その出力信号が前記第1のRSフ
リツプフロツプ回路のリセツト端子に与えられる
第4の論理ゲートと、前記第2、第3、第4の
RSフリツプフロツプ回路の出力信号から互いに
発生期間の重なり合わない3系統の同期パルスを
作り出して第1、第2、第3の出力端子に送出す
る分配回路を備えてなる同期パルス発生装置。 4 入力端子に少なくとも第2のRSフリツプフ
ロツプ回路の出力信号と第3のRSフリツプフロ
ツプ回路の反転出力信号と第1のクロツクパルス
の反転信号が与えられる第5の論理ゲートと、入
力端子に少なくとも第3のRSフリツプフロツプ
回路の出力信号と第4のRSフリツプフロツプ回
路の反転出力信号と第1のクロツクパルスの反転
信号が与えられる第6の論理ゲートと、入力端子
に少なくとも前記第4のRSフリツプフロツプ回
路の出力信号と前記第1のクロツクパルスの反転
信号が与えられる第7の論理ゲートによつて分配
回路を構成し、前記第5、第6、第7の論理ゲー
トの出力信号を第1、第2、第3の出力端子に与
えるように構成したことを特徴とする特許請求の
範囲第3項記載の同期パルス発生装置。 5 セツト端子に入力信号が与えられる第1の
RSフリツプフロツプ回路と、入力端子に前記入
力信号、前記第1のRSフリツプフロツプ回路の
出力信号、第1のクロツクパルス、前記第1のク
ロツクパルスの2分の1の周波数の第2のクロツ
クパルスが与えられる第1の論理ゲートと、セツ
ト端子に前記第1の論理ゲートの出力信号が与え
られる第2のRSフリツプフロツプ回路と、入力
端子に前記第2のRSフリツプフロツプ回路の出
力信号、前記第1のクロツクパルス、前記第2の
クロツクパルスの反転信号が与えられる第2の論
理ゲートと、セツト端子に前記第2の論理ゲート
の出力信号が与えられる第3のRSフリツプフロ
ツプ回路と、入力端子に前記第3のRSフリツプ
フロツプ回路の出力信号、前記第1のクロツクパ
ルス、前記第2のクロツクパルスが与えられ、そ
の出力信号が前記第2のRSフリツプフロツプ回
路のリセツト端子に与えられる第3の論理ゲート
と、前記第2および第3のRSフリツプフロツプ
回路の出力信号から互いに発生期間の重なり合わ
ない2系統の同期パルスを作り出して第1および
第2の出力端子に送出する分配回路を備えてなる
同期パルス発生装置。 6 入力端子に第2のRSフリツプフロツプ回路
の出力信号と第3のRSフリツプフロツプ回路の
反転出力信号と第1のクロツクパルスの反転信号
が与えられる第4の論理ゲートと、入力端子に少
なくとも前記第3のRSフリツプフロツプ回路の
出力信号と前記第1のクロツクパルスの反転信号
が与えられる第5の論理ゲートによつて分配回路
を構成し、前記第4、第5の論理ゲートの出力信
号を第1、第2の出力端子に与えるように構成し
たことを特徴とする特許請求の範囲第5項記載の
同期パルス発生装置。 7 第2のRSフリツプフロツプ回路の反転出力
信号を第1のRSフリツプフロツプ回路のリセツ
ト端子に与え、非反転出力信号を第3のRSフリ
ツプフロツプ回路のリセツト端子に与えるように
構成したことを特徴とする特許請求の範囲第6項
記載の同期パルス発生装置。 8 セツト端子に入力信号が与えられる第1の
RSフリツプフロツプ回路と、入力端子に前記入
力信号、前記第1のRSフリツプフロツプ回路の
出力信号、第1のクロツクパルス、前記第1のク
ロツクパルスの2分の1の周波数の第2のクロツ
クパルスが与えられる第1の論理ゲートと、セツ
ト端子に前記第1の論理ゲートの出力信号が与え
られる第2のRSフリツプフロツプ回路と、入力
端子に前記第2のRSフリツプフロツプ回路の出
力信号、前記第1のクロツクパルス、前記第2の
クロツクパルスの反転信号が与えられる第2の論
理ゲートと、セツト端子に前記第2の論理ゲート
の出力信号が与えられる第3のRSフリツプフロ
ツプ回路と、入力端子に前記第3のRSフリツプ
フロツプ回路の出力信号、前記第1のクロツクパ
ルス、前記第2のクロツクパルスが与えられ、そ
の出力信号が前記第3のRSフリツプフロツプ回
路のリセツト端子に与えられる第3の論理ゲート
と、前記第2および第3のRSフリツプフロツプ
回路の出力信号から互いに発生期間の重なり合わ
ない2系統の同期パルスを作り出して第1および
第2の出力端子に送出する分配回路を備えてなる
同期パルス発生装置。 9 入力端子に第2のRSフリツプフロツプ回路
の出力信号と第3のRSフリツプフロツプ回路の
反転出力信号と第1のクロツクパルスの反転信号
が与えられる第4の論理ゲートと、入力端子に少
なくとも前記第3のRSフリツプフロツプ回路の
出力信号と前記第1のクロツクパルスの反転信号
が与えられる第5の論理ゲートによつて分配回路
を構成し、前記第4、第5の論理ゲートの出力信
号を第1、第2の出力端子に与えるように構成し
たことを特徴とする特許請求の範囲第8項記載の
同期パルス発生装置。 10 セツト端子に入力信号が与えられる第1の
RSフリツプフロツプ回路と、入力端子に前記入
力信号、前記第1のRSフリツプフロツプ回路の
出力信号、第1のクロツクパルス、前記第1のク
ロツクパルスの2分の1の周波数の第2のクロツ
クパルスが与えられる第1の論理ゲートと、セツ
ト端子に前記第1の論理ゲートの出力信号が与え
られる第2のRSフリツプフロツプ回路と、入力
端子に前記第2のRSフリツプフロツプ回路の出
力信号、前記第1のクロツクパルス、前記第2の
クロツクパルスの反転信号が与えられる第2の論
理ゲートと、セツト端子に前記第2の論理ゲート
の出力信号が与えられる第3のRSフリツプフロ
ツプ回路と、入力端子に前記第3のRSフリツプ
フロツプ回路の出力信号、前記第1のクロツクパ
ルス、前記第2のクロツクパルスが与えられる第
3の論理ゲートと、セツト端子に前記第3の論理
ゲートの出力信号が与えられる第4のRSフリツ
プフロツプ回路と、入力端子に前記第4のRSフ
リツプフロツプ回路の出力信号、前記第1のクロ
ツクパルス、前記第2のクロツクパルスの反転信
号が与えられ、その出力信号が前記第2のRSフ
リツプフロツプ回路のリセツト端子に与えられる
第4の論理ゲートと、前記第2、第3、第4の
RSフリツプフロツプ回路の出力信号から互いに
発生期間の重なり合わない3系統の同期パルスを
作り出して第1、第2、第3の出力端子に送出す
る分配回路を備えてなる同期パルス発生装置。 11 入力端子に少なくとも第2のRSフリツプ
フロツプ回路の出力信号と第3のRSフリツプフ
ロツプ回路の反転出力信号と第1のクロツクパル
スの反転信号が与えられる第5の論理ゲートと、
入力端子に少なくとも第3のRSフリツプフロツ
プ回路の出力信号と第4のRSフリツプフロツプ
回路の反転出力信号と第1のクロツクパルスの反
転信号が与えられる第6の論理ゲートと、入力端
子に少なくとも前記第4のRSフリツプフロツプ
回路の出力信号と前記第1のクロツクパルスの反
転信号が与えられる第7の論理ゲートによつて分
配回路を構成し、前記第5、第6、第7の論理ゲ
ートの出力信号を第1、第2、第3の出力端子に
与えるように構成したことを特徴とする特許請求
の範囲第10項記載の同期パルス発生装置。 12 前記第2のRSフリツプフロツプ回路の反
転出力信号を前記第1のRSフリツプフロツプ回
路のリセツト端子に与えるように構成したことを
特徴とする特許請求の範囲第11項記載の同期パ
ルス発生装置。 13 セツト端子に入力信号が与えられる第1の
RSフリツプフロツプ回路と、入力端子に前記入
力信号、前記第1のRSフリツプフロツプ回路の
出力信号、第1のクロツクパルス、前記第1のク
ロツクパルスの2分の1の周波数の第2のクロツ
クパルスが与えられる第1の論理ゲートと、セツ
ト端子に前記第1の論理ゲートの出力信号が与え
られる第2のRSフリツプフロツプ回路と、入力
端子に前記第2のRSフリツプフロツプ回路の出
力信号、前記第1のクロツクパルス、前記第2の
クロツクパルスの反転信号が与えられる第2の論
理ゲートと、セツト端子に前記第2の論理ゲート
の出力信号が与えられる第3のRSフリツプフロ
ツプ回路と、入力端子に前記第3のRSフリツプ
フロツプ回路の出力信号、前記第1のクロツクパ
ルス、前記第2のクロツクパルスが与えられる第
3の論理ゲートと、セツト端子に前記第3の論理
ゲートの出力信号が与えられる第4のRSフリツ
プフロツプ回路と、入力端子に前記第4のRSフ
リツプフロツプ回路の出力信号、前記第1のクロ
ツクパルス、前記第2のクロツクパルスの反転信
号が与えられ、その出力信号が前記第3のRSフ
リツプフロツプ回路のリセツト端子に与えられる
第4の論理ゲートと、前記第2、第3、第4の
RSフリツプフロツプ回路の出力信号から互いに
発生期間の重なり合わない3系統の同期パルスを
作り出して第1、第2、第3の出力端子に送出す
る分配回路を備えてなる同期パルス発生装置。 14 入力端子に少なくとも第2のRSフリツプ
フロツプ回路の出力信号と第3のRSフリツプフ
ロツプ回路の反転出力信号と第1のクロツクパル
スの反転信号が与えられる第5の論理ゲートと、
入力端子に少なくとも第3のRSフリツプフロツ
プ回路の出力信号と第4のRSフリツプフロツプ
回路の反転出力信号と第1のクロツクパルスの反
転信号が与えられる第6の論理ゲートと、入力端
子に少なくとも前記第4のRSフリツプフロツプ
回路の出力信号と前記第1のクロツクパルスの反
転信号が与えられる第7の論理ゲートによつて分
配回路を構成し、前記第5、第6、第7の論理ゲ
ートの出力信号を第1、第2、第3の出力端子に
与えるように構成したことを特徴とする特許請求
の範囲第13項記載の同期パルス発生装置。 15 セツト端子に入力信号が与えられる第1の
RSフリツプフロツプ回路と、入力端子に前記入
力信号、前記第1のRSフリツプフロツプ回路の
出力信号、第1のクロツクパルス、前記第1のク
ロツクパルスの2分の1の周波数の第2のクロツ
クパルスが与えられる第1の論理ゲートと、セツ
ト端子に前記第1の論理ゲートの出力信号が与え
られる第2のRSフリツプフロツプ回路と、入力
端子に前記第2のRSフリツプフロツプ回路の出
力信号、前記第1のクロツクパルス、前記第2の
クロツクパルスの反転信号が与えられる第2の論
理ゲートと、セツト端子に前記第2の論理ゲート
の出力信号が与えられる第3のRSフリツプフロ
ツプ回路と、入力端子に前記第3のRSフリツプ
フロツプ回路の出力信号、前記第1のクロツクパ
ルス、前記第2のクロツクパルスが与えられる第
3の論理ゲートと、セツト端子に前記第3の論理
ゲートの出力信号が与えられる第4のRSフリツ
プフロツプ回路と、入力端子に前記第4のRSフ
リツプフロツプ回路の出力信号、前記第1のクロ
ツクパルス、前記第2のクロツクパルスの反転信
号が与えられ、その出力信号が前記第4のRSフ
リツプフロツプ回路のリセツト端子に与えられる
第4の論理ゲートと、前記第2、第3、第4の
RSフリツプフロツプ回路の出力信号から互いに
発生期間の重なり合わない3系統の同期パルスを
作り出して第1、第2、第3の出力端子に送出す
る分配回路を備えてなる同期パルス発生装置。 16 入力端子に少なくとも第2のRSフリツプ
フロツプ回路の出力信号と第3のRSフリツプフ
ロツプ回路の反転出力信号と第1のクロツクパル
スの反転信号が与えられる第5の論理ゲートと、
入力端子に少なくとも第3のRSフリツプフロツ
プ回路の出力信号と第4のRSフリツプフロツプ
回路の反転出力信号と第1のクロツクパルスの反
転信号が与えられる第6の論理ゲートと、入力端
子に少なくとも前記第4のRSフリツプフロツプ
回路の出力信号と前記第1のクロツクパルスの反
転信号が与えられる第7の論理ゲートによつて分
配回路を構成し、前記第5、第6、第7の論理ゲ
ートの出力信号を第1、第2、第3の出力端子に
与えるように構成したことを特徴とする特許請求
の範囲第15項記載の同期パルス発生装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56142723A JPS5843618A (ja) | 1981-09-09 | 1981-09-09 | 同期パルス発生装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56142723A JPS5843618A (ja) | 1981-09-09 | 1981-09-09 | 同期パルス発生装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5843618A JPS5843618A (ja) | 1983-03-14 |
JPH0137886B2 true JPH0137886B2 (ja) | 1989-08-10 |
Family
ID=15322077
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56142723A Granted JPS5843618A (ja) | 1981-09-09 | 1981-09-09 | 同期パルス発生装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5843618A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01127481A (ja) * | 1987-11-12 | 1989-05-19 | Giken Kogyo Kk | 浮体の係留装置 |
-
1981
- 1981-09-09 JP JP56142723A patent/JPS5843618A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS5843618A (ja) | 1983-03-14 |
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