JPH0137886B2

JPH0137886B2 -

Info

Publication number: JPH0137886B2
Application number: JP56142723A
Authority: JP
Inventors: Hiroshi Mizuguchi
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1981-09-09
Filing date: 1981-09-09
Publication date: 1989-08-10
Also published as: JPS5843618A

Description

【発明の詳細な説明】本発明は入力信号のリーデイングエツジの近傍
においてクロツクパルスに同期した２系統以上の
タイミングパルスを発生させる同期パルス発生装
置に関し、きわめて少ないゲート回路数で発生期
間が互いに重なり合わない同期パルスを発生させ
ることの出来る装置を提供するものである。

以下、本発明を図示の実施例に基いて説明す
る。

第１図は本発明の一実施例の回路構成図であ
る。同図において、端子Ｘは任意の時刻にレベル
が変化する入力信号が印加される信号入力端子で
あり、端子Y₁は第１のクロツクパルス入力端子
であり、端子Y₂は前記第１のクロツクパルスの
２分の１の周波数を有する第２のクロツクパルス
が印加される入力端子であり、端子Z₁，Z₂はそれ
ぞれ第１、第２の信号出力端子である。

前記第１のクロツクパルス入力端子Y₁と前記
第２のクロツクパルス入力端子Y₂には、それぞ
れANDゲート１の入力端子が接続され、また、
前記入力端子Y₂にはインバータ２の入力端子が
接続され、前記入力端子Y₁と、前記インバータ
２の出力端子には、それぞれANDゲート３の入
力端子が接続されている。

また、前記信号入力端子ＸにはNANDゲート
４とNANDゲート５によつて構成されたRSフリ
ツプフロツプ回路１００のセツト端子１００ａが
接続され、そのRSフリツプフロツプ回路１００
の出力端子１００ｂと前記信号入力端子Ｘおよび
前記ANDゲート１の出力端子にはそれぞれ
NANDゲート６の入力端子が接続されている。
前記NANDゲート６の出力端子にはNANDゲー
ト７とNANDゲート８によつて構成されたRSフ
リツプフロツプ回路２００のセツト端子２００ａ
が接続され、そのRSフリツプフロツプ回路２０
０の出力端子２００ｂと前記ANDゲート３の出
力端子にはそれぞれNANDゲート９の入力端子
が接続され、前記NANDゲート９の出力端子は、
NANDゲート１０とNANDゲート１１によつて
構成されたRSフリツプフロツプ回路３００のセ
ツト端子３００ａに接続されている。

さらに、前記RSフリツプフロツプ回路３００
の出力端子３００ｂと前記ANDゲート１の出力
端子にはそれぞれNANDゲート１２の入力端子
が接続され、前記NANDゲート１２の出力端子
は前記RSフリツプフロツプ回路２００のリセツ
ト端子２００ｃに接続されている。前記RSフリ
ツプフロツプ回路３００のリセツト端子３００ｃ
は前記RSフリツプフロツプ回路２００の出力端
子２００ｂに接続され、前記RSフリツプフロツ
プ回路１００のリセツト端子１００ｃは前記RS
フリツプフロツプ回路２００の反転出力端子２０
０ｄに接続されている。

一方、前記第１のクロツクパルス入力端子Y₁
にはインバータ１３の入力端子が接続され、前記
インバータ１３の出力端子、前記RSフリツプフ
ロツプ回路２００の出力端子２００ｂ、前記RS
フリツプフロツプ回路３００の反転出力端子３０
０ｄにはそれぞれANDゲート１４の入力端子が
接続され、前記ANDゲート１４の出力端子は第
１の信号出力端子Z₁に接続されている。また、前
記インバータ１３の出力端子、前記RSフリツプ
フロツプ回路２００の出力端子２００ｂ、前記
RSフリツプフロツプ回路３００の出力端子３０
０ｂにはそれぞれANDゲート１５の入力端子が
接続され、前記ANDゲート１５の出力端子は第
２の信号出力端子Z₂に接続されている。

さて、第１図において、第１のクロツクパルス
入力端子Y₁には、第２のクロツクパルス入力端
子Y₂に印加されるクロツクパルスの２倍の周波
数を有するクロツクパルスが印加されるが、この
種の回路が多用されるデイジタルシステムにおい
ては、クロツクパルスは水晶発振器などの出力信
号を分周して作られることが多いため、周波数比
が２対１の第１、第２のクロツクパルスは容易に
得られる。

第２図は第１図の回路の各部の信号波形を示し
たもので、第２図ａ，ｂ，ｃはそれぞれ第１のク
ロツクパルス入力端子Y₁、第２のクロツクパル
ス入力端子Y₂、信号入力端子Ｘに印加される信
号波形である。また、第２図ｄ，ｅ，ｆ，ｇ，
ｈ，ｉ，ｊ，ｋ，ｌ，ｍ，ｎ，ｏ，ｐ，ｑ，ｒは
それぞれANDゲート１、インバータ２、ANDゲ
ート３、NANDゲート４，５，６，７，８，９，
１０，１１，１２、インバータ１３、ANDゲー
ト１４，１５の出力信号波形である。

時刻t₁において、第１のクロツクパルス入力端
子Y₁のレベルが“１”に移行するとANDゲート
１の出力レベルも“１”に移行し、また、それ以
前にNANDゲート４の出力レベルと信号入力端
子Ｘのレベルがいずれも“１”になつているの
で、NANDゲート６の出力レベルが“０”に移
行し、これによつてRSフリツプフロツプ回路２
００はセツトされてNANDゲート７の出力レベ
ルが“１”に移行し、続いてNANDゲート８の
出力レベルが“０”に移行する。

前記NANDゲート８の出力レベルが“０”に
なると、NANDゲート５の出力レベルが“１”
に移行し、続いてNANDゲート４の出力レベル
が“０”に移行してRSフリツプフロツプ回路１
００はリセツトされて前記NANDゲート６の出
力レベルが“１”に戻る。

時刻t₂において、第１のクロツクパルス入力端
子Y₁のレベルが“０”に移行すると、続いて
ANDゲート１の出力レベルも“０”に移行する
が、その時点でNANDゲート６の出力レベルが
すでに“１”に戻つておれば、前記NANDゲー
ト１を含めて他のゲートの出力レベルは何ら変化
せず、前記NANDゲート６の出力レベルが依然
として“０”になつておれば、前記NANDゲー
ト６の出力レベルのみが“１”に移行する。

時刻t₃において、それ以前に第２のクロツクパ
ルス入力端子Y₁のレベルが“０”に移行してい
るもとで第２のクロツクパルス入力端子Y₂のレ
ベルが“１”に移行すると、ANDゲート３の出
力レベルが“１”に移行し、続いてNANDゲー
ト９の出力レベルが“０”に移行する。

前記NANDゲート９の出力レベルが“０”に
なると、NANDゲート１０の出力レベルが“１”
に移行し、続いてNANDゲート１１の出力レベ
ルが“０”に移行してRSフリツプフロツプ回路
２００がセツトされる。

時刻t₄において、第１のクロツクパルス入力端
子Y₁のレベルが“０”に移行すると、ANDゲー
ト３とNANDゲート９の出力レベルだけが変化
する。

時刻t₅において、第１のクロツクパルス入力端
子Y₁のレベルが“１”に移行すると、続いて
ANDゲート１の出力レベルが“１”に移行し、
さらにNANDゲート１２の出力レベルが“０”
に移行する。

前記NANDゲート１２の出力レベルが“０”
になるとNANDゲート８の出力レベルが“１”
に移行し、続いてNANDゲート７の出力レベル
が“０”に移行してRSフリツプフロツプ回路２
００はリセツトされる。

前記NANDゲート７の出力レベルが“０”に
移行すると、NANDゲート１１の出力レベルが
“１”に移行し、続いてNANDゲート１０の出力
レベルが“０”に移行してRSフリツプフロツプ
回路３００がリセツトされる。

また、前記NANDゲート１０の出力レベルが
“０”になると、NANDゲート１２の出力レベル
は“１”に戻り、一連の動作が終了する。

時刻t₆において、第１のクロツクパルス入力端
子Y₁のレベルが“１”に移行しても、この時点
では第１のRSフリツプフロツプ回路１００がリ
セツトされているため、NANDゲート６の出力
レベルは変化しない。

時刻t₇において、信号入力端子Ｘのレベルが
“０”に移行すると、NANDゲート４の出力レベ
ルが“１”に移行し、続いてNANDゲート５の
出力レベルが“０”に移行してRSフリツプフロ
ツプ回路１００がセツトされ、次の一連の動作の
待期状態となる。

時刻t₈において、あらかじめANDゲート１の
出力レベルとNANDゲート４の出力レベルがい
ずれも“１”になつているもとで信号入力端子Ｘ
のレベルが“１”に移行すると、NANDゲート
６の出力レベルが“０”に移行し、以後、時刻t₁
から時刻t₅までと同様に各ゲートの出力レベルは
変化し、結局、第１図のNANDゲート７，８，
１０，１１の出力レベル（RSフリツプフロツプ
回路２００および３００の出力）は第２図ｊ，
ｋ，ｍ，ｎに示す様に変化する。

さて、第１図のANDゲート１４はNANDゲー
ト７、NANDゲート１１、インバータ１３の出
力レベルがすべて“１”のときに、その出力レベ
ルが“１”となり、一方、ANDゲート１５は前
記NANDゲート７、NANDゲート１０、前記イ
ンバータ１３の出力レベルがすべて“１”のとき
に、その出力レベルが“１”となるから、前記
ANDゲート１４，１５の出力端子すなわち信号
出力端子Z₁，Z₂には第２図ｑ，ｒに示す様な信号
波形が現われ、入力端子Ｘに印加される信号波形
のリーデイングエツジの近傍において、クロツク
パルスに同期した２系統の互いに発生期間の重な
り合わない出力パルスが得られることがわかる。

ところで、第１図の回路において、ANDゲー
ト１５のひとつの入力端子をRSフリツプフロツ
プ回路２００の出力端子２００ｂに接続している
が、これは第２図の様に各ゲートの遅れ時間がク
ロツクパルス周期に近くなつたとき（第２図では
各ゲートの信号伝達遅れ時間を第１のクロツクパ
ルスの周期の８分の１に設定している。）に第２
図ｒにイで示す様なゴースト（ハザード）が発生
するのを抑制するためであり、ゴーストの発生が
容認される場合や、発生する恐れのない場合には
不要である。

なお、本発明の実施態様は必らずしも第１図の
構成に限定されるものではなく、NANDゲート
やANDゲート、インバータの組み合わせはNOR
ゲートやORゲートなどの他の一致ゲートに置き
換えることも出来るし、この様な論理構成をさら
に等価変換してI²L回路やCMOS回路を構成する
ことが出来る。

すなわち、本発明の第１の実施態様は、その論
理構成において、セツト端子に入力信号が与えら
れる第１のRSフリツプフロツプ回路１００と、
入力端子に前記入力信号、前記第１のRSフリツ
プフロツプ回路の出力信号、第１のクロツクパル
ス、前記第１のクロツクパルスの２分の１の周波
数の第２のクロツクパルスが与えられる第１の一
致ゲート（NANDゲート６に相当）と、セツト
端子に前記第１の一致ゲートの出力信号が与えら
れる第２のRSフリツプフロツプ回路２００と、
入力端子に前記第２のRSフリツプフロツプ回路
の出力信号、前記第１のクロツクパルス、前記第
２のクロツクパルスが与えられる第２の一致ゲー
ト（NANDゲート９に相当）と、セツト端子に
前記第２の一致ゲートの出力信号が与えられる第
３のRSフリツプフロツプ回路３００と、入力端
子に前記第３のRSフリツプフロツプ回路の出力
信号、前記第１のクロツクパルス、前記第２のク
ロツクパルスが与えられ、その出力信号が前記第
１、第２、第３のRSフリツプフロツプ回路の少
なくともひとつのリセツト端子に与えられる第３
の一致ゲート（第１図の実施例では第３の一致ゲ
ートに該当するNANDゲート１２の出力信号は
第２のRSフリツプフロツプ回路２００のリセツ
ト端子２００ｃだけに印加されているが、第１の
RSフリツプフロツプ回路、第３のRSフリツプフ
ロツプ回路のリセツト端子１００ｃ，３００ｃを
前記NANDゲート１２の出力端子に接続しても
良い。）と、前記第２および第３のRSフリツプフ
ロツプ回路の出力信号から互いに発生期間の重な
り合わない２系統の同期パルスを作り出して第１
および第２の出力端子Z₁，Z₂に送出する分配回路
を備えたことを特徴とするものである。なお、第
１図の実施例においては、前記分配回路はインバ
ータ１３とANDゲート１４，１５によつて構成
されている。

ところで、本発明の第１の実施態様をもとに、
３系統の同期パルスが得られる同期パルス発生装
置を実現することも出来る。

第３図は本発明の第２の実施態様を示したもの
で、第１の一致ゲート１６の入力端子には第１の
RSフリツプフロツプ回路１００の出力信号、入
力信号、第１および第２のクロツクパルスが直接
印加され、第２の一致ゲート１７の入力端子には
第２のRSフリツプフロツプ回路２００の出力信
号、第１および第２のクロツクパルスが直接印加
され、第３の一致ゲート１８の入力端子には第３
のRSフリツプフロツプ回路３００の出力信号、
第１および第２のクロツクパルスが直接印加され
る。

また、前記第３の一致ゲート１８の出力信号は
NANDゲート１９とNANDゲート２０によつて
構成された第４のRSフリツプフロツプ回路４０
０のセツト端子４００ａに印加され、前記第４の
RSフリツプフロツプ回路４００の出力信号と第
１および第２のクロツクパルスは第４の一致ゲー
ト２１の入力端子に印加され、前記第４の一致ゲ
ート２１の出力信号は第２のRSフリツプフロツ
プ回路２００のリセツト端子２００ｃに印加され
る。

一方、入力端子に第１のクロツクパルスが印加
されるインバータ１３と、入力端子に前記インバ
ータ１３の出力信号と第２、第３のRSフリツプ
フロツプ回路２００，３００の出力信号が印加さ
れる第５の一致ゲート２２と、入力端子に前記イ
ンバータ１３の出力信号と第３、第４のRSフリ
ツプフロツプ回路３００，４００の出力信号が印
加される第６の一致ゲート２３と、入力端子に前
記インバータ１３の出力信号と第４のRSフリツ
プフロツプ回路４００の出力信号が印加される第
７の一致ゲート２４によつて分配回路５００が構
成されている。

なお、第３図の回路動作は第１図と同様である
ため、第４図に各ゲートの出力信号波形を示すだ
けにとどめる。

なお、第４図Ａ，Ｂ，Ｃはそれぞれ第１のクロ
ツクパルス入力端子Y₁、第２のクロツクパルス
入力端子Y₂、信号入力端子Ｘに印加される信号
波形、第４図Ｄ，Ｅ，Ｆ，Ｇ，Ｈ，Ｉ，Ｊ，Ｋ，
Ｌ，Ｍ，Ｎ，Ｏ，Ｐ，Ｑ，Ｒ，Ｓ，Ｔはそれぞれ
インバータ２、インバータ１３、NANDゲート
４，５、第１の一致ゲート１６、NANDゲート
７，８、第２の一致ゲート１７、NANDゲート
１０，１１、第３の一致ゲート１８、NANDゲ
ート１９，２０、第４の一致ゲート２１、第５の
一致ゲート２２、第６の一致ゲート２３、第７の
一致ゲート２４の出力信号波形を示す。

以上の説明から明らかな様に本発明の同期パル
ス発生装置は、少なくとも３個のRSフリツプフ
ロツプ回路と、これらのRSフリツプフロツプ回
路を順次セツトあるいはリセツトさせるための３
個の一致ゲートと、前記RSフリツプフロツプ回
路の出力状態に応じて互いに重なり合わない２系
統もしくは３系統の同期パルスを出力端子に送出
する分配回路を備えたものであり、これらの相互
接続と、周波数比が２対１の第１、第２のクロツ
クパルスの利用によつて目的を達成しているた
め、きわめて少ないゲート回路数で少なくとも２
系統の出力パルスを得ることが出来、大なる効果
を奏するものである。

【図面の簡単な説明】

第１図は本発明の第１の実施例の回路構成図、
第２図は第１図の各部の信号波形図、第３図は本
発明の第２の実施例の回路構成図、第４図は第３
図の各部の信号波形図である。Ｘ……信号入力端子、Y₁……第１のクロツク
パルス入力端子、Y₂……第２のクロツクパルス
入力端子、Z₁，Z₂，Z₃……信号出力端子４，５，
７，８，１０，１１，１９，２０……NANDゲ
ート、１３……インバータ、１４，１５……
ANDゲート、１００，２００，３００……RSフ
リツプフロツプ回路、５００……分配回路。

Claims

【特許請求の範囲】１セツト端子に入力信号が与えられる第１の
RSフリツプフロツプ回路と、入力端子に前記入
力信号、前記第１のRSフリツプフロツプ回路の
出力信号、第１のクロツクパルス、前記第１のク
ロツクパルスの２分の１の周波数の第２のクロツ
クパルスが与えられる第１の論理ゲートと、セツ
ト端子に前記第１の論理ゲートの出力信号が与え
られる第２のRSフリツプフロツプ回路と、入力
端子に前記第２のRSフリツプフロツプ回路の出
力信号、前記第１のクロツクパルス、前記第２の
クロツクパルスの反転信号が与えられる第２の論
理ゲートと、セツト端子に前記第２の論理ゲート
の出力信号が与えられる第３のRSフリツプフロ
ツプ回路と、入力端子に前記第３のRSフリツプ
フロツプ回路の出力信号、前記第１のクロツクパ
ルス、前記第２のクロツクパルスが与えられ、そ
の出力信号が前記第１のRSフリツプフロツプ回
路のリセツト端子に与えられる第３の論理ゲート
と、前記第２および第３のRSフリツプフロツプ
回路の出力信号から互いに発生期間の重なり合わ
ない２系統の同期パルスを作り出して第１および
第２の出力端子に送出する分配回路を備えてなる
同期パルス発生装置。２入力端子に第２のRSフリツプフロツプ回路
の出力信号と第３のRSフリツプフロツプ回路の
反転出力信号と第１のクロツクパルスの反転信号
が与えられる第４の論理ゲートと、入力端子に少
なくとも前記第３のRSフリツプフロツプ回路の
出力信号と前記第１のクロツクパルスの反転信号
が与えられる第５の論理ゲートによつて分配回路
を構成し、前記第４、第５の論理ゲートの出力信
号を第１、第２の出力端子に与えるように構成し
たことを特徴とする特許請求の範囲第１項記載の
同期パルス発生装置。３セツト端子に入力信号が与えられる第１の
RSフリツプフロツプ回路と、入力端子に前記入
力信号、前記第１のRSフリツプフロツプ回路の
出力信号、第１のクロツクパルス、前記第１のク
ロツクパルスの２分の１の周波数の第２のクロツ
クパルスが与えられる第１の論理ゲートと、セツ
ト端子に前記第１の論理ゲートの出力信号が与え
られる第２のRSフリツプフロツプ回路と、入力
端子に前記第２のRSフリツプフロツプ回路の出
力信号、前記第１のクロツクパルス、前記第２の
クロツクパルスの反転信号が与えられる第２の論
理ゲートと、セツト端子に前記第２の論理ゲート
の出力信号が与えられる第３のRSフリツプフロ
ツプ回路と、入力端子に前記第３のRSフリツプ
フロツプ回路の出力信号、前記第１のクロツクパ
ルス、前記第２のクロツクパルスが与えられる第
３の論理ゲートと、セツト端子に前記第３の論理
ゲートの出力信号が与えられる第４のRSフリツ
プフロツプ回路と、入力端子に前記第４のRSフ
リツプフロツプ回路の出力信号、前記第１のクロ
ツクパルス、前記第２のクロツクパルスの反転信
号が与えられ、その出力信号が前記第１のRSフ
リツプフロツプ回路のリセツト端子に与えられる
第４の論理ゲートと、前記第２、第３、第４の
RSフリツプフロツプ回路の出力信号から互いに
発生期間の重なり合わない３系統の同期パルスを
作り出して第１、第２、第３の出力端子に送出す
る分配回路を備えてなる同期パルス発生装置。４入力端子に少なくとも第２のRSフリツプフ
ロツプ回路の出力信号と第３のRSフリツプフロ
ツプ回路の反転出力信号と第１のクロツクパルス
の反転信号が与えられる第５の論理ゲートと、入
力端子に少なくとも第３のRSフリツプフロツプ
回路の出力信号と第４のRSフリツプフロツプ回
路の反転出力信号と第１のクロツクパルスの反転
信号が与えられる第６の論理ゲートと、入力端子
に少なくとも前記第４のRSフリツプフロツプ回
路の出力信号と前記第１のクロツクパルスの反転
信号が与えられる第７の論理ゲートによつて分配
回路を構成し、前記第５、第６、第７の論理ゲー
トの出力信号を第１、第２、第３の出力端子に与
えるように構成したことを特徴とする特許請求の
範囲第３項記載の同期パルス発生装置。５セツト端子に入力信号が与えられる第１の
RSフリツプフロツプ回路と、入力端子に前記入
力信号、前記第１のRSフリツプフロツプ回路の
出力信号、第１のクロツクパルス、前記第１のク
ロツクパルスの２分の１の周波数の第２のクロツ
クパルスが与えられる第１の論理ゲートと、セツ
ト端子に前記第１の論理ゲートの出力信号が与え
られる第２のRSフリツプフロツプ回路と、入力
端子に前記第２のRSフリツプフロツプ回路の出
力信号、前記第１のクロツクパルス、前記第２の
クロツクパルスの反転信号が与えられる第２の論
理ゲートと、セツト端子に前記第２の論理ゲート
の出力信号が与えられる第３のRSフリツプフロ
ツプ回路と、入力端子に前記第３のRSフリツプ
フロツプ回路の出力信号、前記第１のクロツクパ
ルス、前記第２のクロツクパルスが与えられ、そ
の出力信号が前記第２のRSフリツプフロツプ回
路のリセツト端子に与えられる第３の論理ゲート
と、前記第２および第３のRSフリツプフロツプ
回路の出力信号から互いに発生期間の重なり合わ
ない２系統の同期パルスを作り出して第１および
第２の出力端子に送出する分配回路を備えてなる
同期パルス発生装置。６入力端子に第２のRSフリツプフロツプ回路
の出力信号と第３のRSフリツプフロツプ回路の
反転出力信号と第１のクロツクパルスの反転信号
が与えられる第４の論理ゲートと、入力端子に少
なくとも前記第３のRSフリツプフロツプ回路の
出力信号と前記第１のクロツクパルスの反転信号
が与えられる第５の論理ゲートによつて分配回路
を構成し、前記第４、第５の論理ゲートの出力信
号を第１、第２の出力端子に与えるように構成し
たことを特徴とする特許請求の範囲第５項記載の
同期パルス発生装置。７第２のRSフリツプフロツプ回路の反転出力
信号を第１のRSフリツプフロツプ回路のリセツ
ト端子に与え、非反転出力信号を第３のRSフリ
ツプフロツプ回路のリセツト端子に与えるように
構成したことを特徴とする特許請求の範囲第６項
記載の同期パルス発生装置。８セツト端子に入力信号が与えられる第１の
RSフリツプフロツプ回路と、入力端子に前記入
力信号、前記第１のRSフリツプフロツプ回路の
出力信号、第１のクロツクパルス、前記第１のク
ロツクパルスの２分の１の周波数の第２のクロツ
クパルスが与えられる第１の論理ゲートと、セツ
ト端子に前記第１の論理ゲートの出力信号が与え
られる第２のRSフリツプフロツプ回路と、入力
端子に前記第２のRSフリツプフロツプ回路の出
力信号、前記第１のクロツクパルス、前記第２の
クロツクパルスの反転信号が与えられる第２の論
理ゲートと、セツト端子に前記第２の論理ゲート
の出力信号が与えられる第３のRSフリツプフロ
ツプ回路と、入力端子に前記第３のRSフリツプ
フロツプ回路の出力信号、前記第１のクロツクパ
ルス、前記第２のクロツクパルスが与えられ、そ
の出力信号が前記第３のRSフリツプフロツプ回
路のリセツト端子に与えられる第３の論理ゲート
と、前記第２および第３のRSフリツプフロツプ
回路の出力信号から互いに発生期間の重なり合わ
ない２系統の同期パルスを作り出して第１および
第２の出力端子に送出する分配回路を備えてなる
同期パルス発生装置。９入力端子に第２のRSフリツプフロツプ回路
の出力信号と第３のRSフリツプフロツプ回路の
反転出力信号と第１のクロツクパルスの反転信号
が与えられる第４の論理ゲートと、入力端子に少
なくとも前記第３のRSフリツプフロツプ回路の
出力信号と前記第１のクロツクパルスの反転信号
が与えられる第５の論理ゲートによつて分配回路
を構成し、前記第４、第５の論理ゲートの出力信
号を第１、第２の出力端子に与えるように構成し
たことを特徴とする特許請求の範囲第８項記載の
同期パルス発生装置。１０セツト端子に入力信号が与えられる第１の
RSフリツプフロツプ回路と、入力端子に前記入
力信号、前記第１のRSフリツプフロツプ回路の
出力信号、第１のクロツクパルス、前記第１のク
ロツクパルスの２分の１の周波数の第２のクロツ
クパルスが与えられる第１の論理ゲートと、セツ
ト端子に前記第１の論理ゲートの出力信号が与え
られる第２のRSフリツプフロツプ回路と、入力
端子に前記第２のRSフリツプフロツプ回路の出
力信号、前記第１のクロツクパルス、前記第２の
クロツクパルスの反転信号が与えられる第２の論
理ゲートと、セツト端子に前記第２の論理ゲート
の出力信号が与えられる第３のRSフリツプフロ
ツプ回路と、入力端子に前記第３のRSフリツプ
フロツプ回路の出力信号、前記第１のクロツクパ
ルス、前記第２のクロツクパルスが与えられる第
３の論理ゲートと、セツト端子に前記第３の論理
ゲートの出力信号が与えられる第４のRSフリツ
プフロツプ回路と、入力端子に前記第４のRSフ
リツプフロツプ回路の出力信号、前記第１のクロ
ツクパルス、前記第２のクロツクパルスの反転信
号が与えられ、その出力信号が前記第２のRSフ
リツプフロツプ回路のリセツト端子に与えられる
第４の論理ゲートと、前記第２、第３、第４の
RSフリツプフロツプ回路の出力信号から互いに
発生期間の重なり合わない３系統の同期パルスを
作り出して第１、第２、第３の出力端子に送出す
る分配回路を備えてなる同期パルス発生装置。１１入力端子に少なくとも第２のRSフリツプ
フロツプ回路の出力信号と第３のRSフリツプフ
ロツプ回路の反転出力信号と第１のクロツクパル
スの反転信号が与えられる第５の論理ゲートと、
入力端子に少なくとも第３のRSフリツプフロツ
プ回路の出力信号と第４のRSフリツプフロツプ
回路の反転出力信号と第１のクロツクパルスの反
転信号が与えられる第６の論理ゲートと、入力端
子に少なくとも前記第４のRSフリツプフロツプ
回路の出力信号と前記第１のクロツクパルスの反
転信号が与えられる第７の論理ゲートによつて分
配回路を構成し、前記第５、第６、第７の論理ゲ
ートの出力信号を第１、第２、第３の出力端子に
与えるように構成したことを特徴とする特許請求
の範囲第１０項記載の同期パルス発生装置。１２前記第２のRSフリツプフロツプ回路の反
転出力信号を前記第１のRSフリツプフロツプ回
路のリセツト端子に与えるように構成したことを
特徴とする特許請求の範囲第１１項記載の同期パ
ルス発生装置。１３セツト端子に入力信号が与えられる第１の
RSフリツプフロツプ回路と、入力端子に前記入
力信号、前記第１のRSフリツプフロツプ回路の
出力信号、第１のクロツクパルス、前記第１のク
ロツクパルスの２分の１の周波数の第２のクロツ
クパルスが与えられる第１の論理ゲートと、セツ
ト端子に前記第１の論理ゲートの出力信号が与え
られる第２のRSフリツプフロツプ回路と、入力
端子に前記第２のRSフリツプフロツプ回路の出
力信号、前記第１のクロツクパルス、前記第２の
クロツクパルスの反転信号が与えられる第２の論
理ゲートと、セツト端子に前記第２の論理ゲート
の出力信号が与えられる第３のRSフリツプフロ
ツプ回路と、入力端子に前記第３のRSフリツプ
フロツプ回路の出力信号、前記第１のクロツクパ
ルス、前記第２のクロツクパルスが与えられる第
３の論理ゲートと、セツト端子に前記第３の論理
ゲートの出力信号が与えられる第４のRSフリツ
プフロツプ回路と、入力端子に前記第４のRSフ
リツプフロツプ回路の出力信号、前記第１のクロ
ツクパルス、前記第２のクロツクパルスの反転信
号が与えられ、その出力信号が前記第３のRSフ
リツプフロツプ回路のリセツト端子に与えられる
第４の論理ゲートと、前記第２、第３、第４の
RSフリツプフロツプ回路の出力信号から互いに
発生期間の重なり合わない３系統の同期パルスを
作り出して第１、第２、第３の出力端子に送出す
る分配回路を備えてなる同期パルス発生装置。１４入力端子に少なくとも第２のRSフリツプ
フロツプ回路の出力信号と第３のRSフリツプフ
ロツプ回路の反転出力信号と第１のクロツクパル
スの反転信号が与えられる第５の論理ゲートと、
入力端子に少なくとも第３のRSフリツプフロツ
プ回路の出力信号と第４のRSフリツプフロツプ
回路の反転出力信号と第１のクロツクパルスの反
転信号が与えられる第６の論理ゲートと、入力端
子に少なくとも前記第４のRSフリツプフロツプ
回路の出力信号と前記第１のクロツクパルスの反
転信号が与えられる第７の論理ゲートによつて分
配回路を構成し、前記第５、第６、第７の論理ゲ
ートの出力信号を第１、第２、第３の出力端子に
与えるように構成したことを特徴とする特許請求
の範囲第１３項記載の同期パルス発生装置。１５セツト端子に入力信号が与えられる第１の
RSフリツプフロツプ回路と、入力端子に前記入
力信号、前記第１のRSフリツプフロツプ回路の
出力信号、第１のクロツクパルス、前記第１のク
ロツクパルスの２分の１の周波数の第２のクロツ
クパルスが与えられる第１の論理ゲートと、セツ
ト端子に前記第１の論理ゲートの出力信号が与え
られる第２のRSフリツプフロツプ回路と、入力
端子に前記第２のRSフリツプフロツプ回路の出
力信号、前記第１のクロツクパルス、前記第２の
クロツクパルスの反転信号が与えられる第２の論
理ゲートと、セツト端子に前記第２の論理ゲート
の出力信号が与えられる第３のRSフリツプフロ
ツプ回路と、入力端子に前記第３のRSフリツプ
フロツプ回路の出力信号、前記第１のクロツクパ
ルス、前記第２のクロツクパルスが与えられる第
３の論理ゲートと、セツト端子に前記第３の論理
ゲートの出力信号が与えられる第４のRSフリツ
プフロツプ回路と、入力端子に前記第４のRSフ
リツプフロツプ回路の出力信号、前記第１のクロ
ツクパルス、前記第２のクロツクパルスの反転信
号が与えられ、その出力信号が前記第４のRSフ
リツプフロツプ回路のリセツト端子に与えられる
第４の論理ゲートと、前記第２、第３、第４の
RSフリツプフロツプ回路の出力信号から互いに
発生期間の重なり合わない３系統の同期パルスを
作り出して第１、第２、第３の出力端子に送出す
る分配回路を備えてなる同期パルス発生装置。１６入力端子に少なくとも第２のRSフリツプ
フロツプ回路の出力信号と第３のRSフリツプフ
ロツプ回路の反転出力信号と第１のクロツクパル
スの反転信号が与えられる第５の論理ゲートと、
入力端子に少なくとも第３のRSフリツプフロツ
プ回路の出力信号と第４のRSフリツプフロツプ
回路の反転出力信号と第１のクロツクパルスの反
転信号が与えられる第６の論理ゲートと、入力端
子に少なくとも前記第４のRSフリツプフロツプ
回路の出力信号と前記第１のクロツクパルスの反
転信号が与えられる第７の論理ゲートによつて分
配回路を構成し、前記第５、第６、第７の論理ゲ
ートの出力信号を第１、第２、第３の出力端子に
与えるように構成したことを特徴とする特許請求
の範囲第１５項記載の同期パルス発生装置。