JPS60248020A - ３分周回路 - Google Patents
３分周回路Info
- Publication number
- JPS60248020A JPS60248020A JP10510484A JP10510484A JPS60248020A JP S60248020 A JPS60248020 A JP S60248020A JP 10510484 A JP10510484 A JP 10510484A JP 10510484 A JP10510484 A JP 10510484A JP S60248020 A JPS60248020 A JP S60248020A
- Authority
- JP
- Japan
- Prior art keywords
- flip
- circuit
- circuits
- flop
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は３分周回路に関し、特にその出力パルスのデ
ユーティ比を１文づ１にできるようにしたものである。
ユーティ比を１文づ１にできるようにしたものである。
クロック信号を３分周する回路としては、ＪＫフリツブ
フロツプを２個用いた第１図に示す回路が知られている
。（デジタルシステムの設計 ＣＱ出版社１０８頁）。
フロツプを２個用いた第１図に示す回路が知られている
。（デジタルシステムの設計 ＣＱ出版社１０８頁）。
以下この回路について簡単に説明する。
第１図の回路は同期方式であり、ＪＫフリツブフロツブ
１１，１２の各トリが一入力端子Ｔには、クロック信号
ＣＫが共通に与えられる。
１１，１２の各トリが一入力端子Ｔには、クロック信号
ＣＫが共通に与えられる。
フリツプフロツブ回路１１．１２のに入力端子はいずれ
もハイレベル”Ｈ″に接続され、プリツブプロップ回路
１１のＪ入力には、フリツブフロツブ回路１２の互出力
、フリップフロップ回路１２のＪ入力にはフリツブフロ
ップ回路１１のＱ出力が与えられる。この回路によると
、Ｋ入力端子はいずれもハイレベル”Ｈ”であるため、
各フリツブフロツブ１１ 、１２の状態はＪ入力だけに
依存する。つまり、クロック信号（４）の立ち下がりに
おいて、フリップフロップ回路１ノのＱ出力の）は、Ｊ
入力（Ｃ）がハイレベル１Ｈ″ならば反転、ロウレベル
＠Ｌ”ならばロウレベル″Ｌ″となり、またフリップフ
ロップ回路１２の互出力（Ｃ）は、Ｊ入力（Ｂ）がハイ
レベル′″Ｈ”ならば反転、ロウレベル”Ｌ″ナラハロ
ウレベル″Ｌ′なる。
もハイレベル”Ｈ″に接続され、プリツブプロップ回路
１１のＪ入力には、フリツブフロツブ回路１２の互出力
、フリップフロップ回路１２のＪ入力にはフリツブフロ
ップ回路１１のＱ出力が与えられる。この回路によると
、Ｋ入力端子はいずれもハイレベル”Ｈ”であるため、
各フリツブフロツブ１１ 、１２の状態はＪ入力だけに
依存する。つまり、クロック信号（４）の立ち下がりに
おいて、フリップフロップ回路１ノのＱ出力の）は、Ｊ
入力（Ｃ）がハイレベル１Ｈ″ならば反転、ロウレベル
＠Ｌ”ならばロウレベル″Ｌ″となり、またフリップフ
ロップ回路１２の互出力（Ｃ）は、Ｊ入力（Ｂ）がハイ
レベル′″Ｈ”ならば反転、ロウレベル”Ｌ″ナラハロ
ウレベル″Ｌ′なる。
上記の回路の各部の信号波形は、第２図に示すようＫな
り、フリップフロップ回路１ノのＱ出力０３）は、クロ
ック信号（４）をデユーティ比１対２に３分周した信号
となる。
り、フリップフロップ回路１ノのＱ出力０３）は、クロ
ック信号（４）をデユーティ比１対２に３分周した信号
となる。
データ処理システムにおいては、様々なりロック周期を
もつ幾つかのプロセッサを同時に働かせたい場合がしば
しばある。しかし、それぞれのプロセッサに１つずつ発
振器を付けるのは不経済である。そこで、この、ような
場合、周波数の最も高い信号を基準としてそれぞれのプ
ロセッサに適した周波数に分周することが考えられるが
、プロセッサのクロックパルス幅に制約があり、デユー
ティ比がほぼ１対１でなければ不都合な場合が多く、上
記従来例の３分周回路を適用することはできない。
もつ幾つかのプロセッサを同時に働かせたい場合がしば
しばある。しかし、それぞれのプロセッサに１つずつ発
振器を付けるのは不経済である。そこで、この、ような
場合、周波数の最も高い信号を基準としてそれぞれのプ
ロセッサに適した周波数に分周することが考えられるが
、プロセッサのクロックパルス幅に制約があり、デユー
ティ比がほぼ１対１でなければ不都合な場合が多く、上
記従来例の３分周回路を適用することはできない。
この発明は上記の事情に鑑みてな式れたもので、クロッ
ク信号をデュテイ比１対ＩＫなるように３分周し、高周
波でも使用可能な簡単かつ有用な３分周回路を得ること
を目的とする。
ク信号をデュテイ比１対ＩＫなるように３分周し、高周
波でも使用可能な簡単かつ有用な３分周回路を得ること
を目的とする。
この発明では、２個のＪＫフリップフロツブ回路２１．
２２に互いに逆相の基準信号Ａｌ。
２２に互いに逆相の基準信号Ａｌ。
Ａ２を作って同じタイミングで入力し、各フリップフロ
ツブ回路の夫々の出力端子からデユーティ−比が１対２
でかつ互いに／２周期の位相差を有する信号を得、この
信号を夫々ＲーＳフリツブフロツブ回路２５のセット、
リセット信号として使用することで、高周波であっても
デューテイー比１対１の３分周出力を得るようになされ
たものである。
ツブ回路の夫々の出力端子からデユーティ−比が１対２
でかつ互いに／２周期の位相差を有する信号を得、この
信号を夫々ＲーＳフリツブフロツブ回路２５のセット、
リセット信号として使用することで、高周波であっても
デューテイー比１対１の３分周出力を得るようになされ
たものである。
以下この発明の実施例を１囲を参照して説明する。第３
図はこの発明の一実施例であり、クロック信号（４）は
、入力端子２ｏに与えられる。
図はこの発明の一実施例であり、クロック信号（４）は
、入力端子２ｏに与えられる。
そして、イクスクルーシブオア回路２３．２４をそれぞ
れ介してＪＫフリップフロッ１回路２１、２２の各トリ
ガー入力端子ＴＫ与えられる。この場合、イクヌクルー
シブオア回路２３の他方の端子は、ロウレベル”Ｌ”、
イクスクルーシブオア回路２４の他方の端子は、ハイレ
ベル″′Ｈ″に設定されている。これＫよって、ＪＫフ
リツブフロツプ回路２１ 、２２のトリガー端子Ｔには
、互いに位相の反転関係にあるクロック信号ＡＪ 、Ａ
２が入力されることになる。
れ介してＪＫフリップフロッ１回路２１、２２の各トリ
ガー入力端子ＴＫ与えられる。この場合、イクヌクルー
シブオア回路２３の他方の端子は、ロウレベル”Ｌ”、
イクスクルーシブオア回路２４の他方の端子は、ハイレ
ベル″′Ｈ″に設定されている。これＫよって、ＪＫフ
リツブフロツプ回路２１ 、２２のトリガー端子Ｔには
、互いに位相の反転関係にあるクロック信号ＡＪ 、Ａ
２が入力されることになる。
次に、ＪＫフリップフロップ回路２１．２２のに入力端
子は、いずれもハイレベル”Ｈ”に設定される。そして
、フリップフロッ１ｆｇ回路２ノのＱ出力は、フリップ
フロップ回路２２のＪ入力端子へ、またフリッププロッ
プ回路２２の４出力はフリップフロップ回路２１のＪ入
力端子へ接続される。
子は、いずれもハイレベル”Ｈ”に設定される。そして
、フリップフロッ１ｆｇ回路２ノのＱ出力は、フリップ
フロップ回路２２のＪ入力端子へ、またフリッププロッ
プ回路２２の４出力はフリップフロップ回路２１のＪ入
力端子へ接続される。
次に、前記フリップフ［Ｉツブ回路２１．２２のζ出力
は、それぞれＲ−Ｓフリップフロップ回路２５のセット
、リセット端子に与えられる。
は、それぞれＲ−Ｓフリップフロップ回路２５のセット
、リセット端子に与えられる。
なお、この場合、プリップフロップ回路２１゜２２の各
Ｑ ＋−１１力をノア回路でｌ’ｉｉ＋ ８するＲ−Ｓ
ノリツブフロップ回路のセット、リセット入力として用
いてもよい。
Ｑ ＋−１１力をノア回路でｌ’ｉｉ＋ ８するＲ−Ｓ
ノリツブフロップ回路のセット、リセット入力として用
いてもよい。
上記の回路の動作信号波形は、第４図に示すようにあら
れすことがでさる。ＪＫフリップフロップ回路２１，２
２０に入力端はともにハイレベルｗ Ｉ（ｎに設定され
ているので、各フリップフロップ回路２〕、２２の状態
１′、ｌ２、各Ｊ入力に依存する。フリップフロップ回
路２ノの４出力は、基準信号ＡＪの立ち下がりにおいて
、Ｊ入力がハイレベルＩＩＨ＋″ならば反転、ロウレベ
ル″′Ｌ″ならばハイレベル”Ｈ”となる。フリップフ
ロップ回路２２のζ出力も同様に、そのＪ入力がハイレ
ベル”Ｈ”ならば反転、ロウレベル″Ｌ”ならばハイレ
ベル”４″となる。この場合、本回路では、各フリップ
フロップ回路２１．２２の基準信号Ａ Ｉ 、”Ａ ２
が逆相の関係にあり、かつ、全く同様なイクスクルーシ
ブオア回路２３．２４を介して与えられる。このため、
ｑ出力Ｓ１．Ｓ２は第４図に示すようにともにデユーテ
ィ−比１対２の信号である。さらに位相比較した場合、
互いに１ノ２周期の位相差を有しており、互いのロウレ
ベル″Ｌ”の期間が他方のハイレベルの期間の中間位相
位置に存在するようになる。この結果、各ζ出力８１゜
Ｓ２をＲ−Ｓフリップフロップ回路２５のセットリセッ
ト端子に与えれば、この回路２５の出力Ｓ３は、デユー
ティ比が１対１の信号となる。
れすことがでさる。ＪＫフリップフロップ回路２１，２
２０に入力端はともにハイレベルｗ Ｉ（ｎに設定され
ているので、各フリップフロップ回路２〕、２２の状態
１′、ｌ２、各Ｊ入力に依存する。フリップフロップ回
路２ノの４出力は、基準信号ＡＪの立ち下がりにおいて
、Ｊ入力がハイレベルＩＩＨ＋″ならば反転、ロウレベ
ル″′Ｌ″ならばハイレベル”Ｈ”となる。フリップフ
ロップ回路２２のζ出力も同様に、そのＪ入力がハイレ
ベル”Ｈ”ならば反転、ロウレベル″Ｌ”ならばハイレ
ベル”４″となる。この場合、本回路では、各フリップ
フロップ回路２１．２２の基準信号Ａ Ｉ 、”Ａ ２
が逆相の関係にあり、かつ、全く同様なイクスクルーシ
ブオア回路２３．２４を介して与えられる。このため、
ｑ出力Ｓ１．Ｓ２は第４図に示すようにともにデユーテ
ィ−比１対２の信号である。さらに位相比較した場合、
互いに１ノ２周期の位相差を有しており、互いのロウレ
ベル″Ｌ”の期間が他方のハイレベルの期間の中間位相
位置に存在するようになる。この結果、各ζ出力８１゜
Ｓ２をＲ−Ｓフリップフロップ回路２５のセットリセッ
ト端子に与えれば、この回路２５の出力Ｓ３は、デユー
ティ比が１対１の信号となる。
本回路は、２つの逆相の基準信号ＡＪ 、Ａ２を同じタ
イミングでＪＫフリップフロツ１回路２１．２２に入力
すること１、また、それぞれのＪＫフリップフロップ回
路２１．２２の同じ出力端子司の借上を、両者同様に利
用することで、各素子の伝搬遅延時１■の影響をう？す
ずにチューティ比の崩れを最小限に留めでいる。従って
面周波信号に関しても十分に適用できるものである。
イミングでＪＫフリップフロツ１回路２１．２２に入力
すること１、また、それぞれのＪＫフリップフロップ回
路２１．２２の同じ出力端子司の借上を、両者同様に利
用することで、各素子の伝搬遅延時１■の影響をう？す
ずにチューティ比の崩れを最小限に留めでいる。従って
面周波信号に関しても十分に適用できるものである。
以上説明したようにこの発明は、比較的簡単な構成で、
クロック信号を３分周したデユーティ比１対１の出力信
号を得ることができる。しかも各素子の伝搬遅延時間の
影響をあまり受けない回路構成であるため、高周波クロ
ック信号に関しても良好な分周出力を得ることができる
。
クロック信号を３分周したデユーティ比１対１の出力信
号を得ることができる。しかも各素子の伝搬遅延時間の
影響をあまり受けない回路構成であるため、高周波クロ
ック信号に関しても良好な分周出力を得ることができる
。
第１図は従来の３分周回路を示す図、第２図は第１図の
回路の各部信号波形図、第３図はこの発明の一実施例を
示す回路図、第４図は第３図の回路の各部偽号波形図で
ある。 ２１．２２・・・ＪＫフリップフロッ１回路、２３．２
４・惨・イクスクルーシブオア回Ｍ、ｘｓ・・・Ｒ−８
フリップフロップ回路。 第２ ｇ３
回路の各部信号波形図、第３図はこの発明の一実施例を
示す回路図、第４図は第３図の回路の各部偽号波形図で
ある。 ２１．２２・・・ＪＫフリップフロッ１回路、２３．２
４・惨・イクスクルーシブオア回Ｍ、ｘｓ・・・Ｒ−８
フリップフロップ回路。 第２ ｇ３
Claims (3)
- （１）第１の基準信号をクロック信号として、第ルベル
と第２レベルのパルスデューティ比が１対２の第１の出
力パルスを得る第１の手段と、第２の基準信号をクロッ
ク信号として、前記パルスデューティ比が１対２でかつ
前記第１の出力パルスの周期のｉ周期の位置に、この第
１の出力パルスと同様な周期の開始位置が来る第２の出
力パルスを得る第２の手段と、前記第１、第２の出力パ
ルスがセット、リセット端子に与えられるＲ−Ｓフリッ
プフロップ回路とを具備したことを特徴とする３分周回
路。 - （２） 前記第１、第２の手段は、それぞれ第１、第２
のＪＫフリップフロップ回路を有し、クロック信号を巨
いに逆相の関係の前記第１、第２の基準信号にして前記
第１、第２のＪＫフリップフロツ１回路のトリが一入力
端子にそれぞれ与える第３の手段と、前記第１、第２の
ＪＫフリツプフロツ１回路の各一方の入力端子をへイレ
ベルに固定するための手段と、前記第１のＪＫフリップ
フロップ回路の第１の出力端子を前記第２のＪＫフリッ
プフロップ回路の他方の入力端子に接続し、前記第２の
ＪＫフリップフロップ回路の第１の出力端子を前記第１
のＪＫフリップフロップ回路の他方の入力端子に接続す
る第４の手段とを具備したことを特徴とする特許請求の
＃！囲第１項記載の３分周回路。 - （３）前記クロック信号を互いに逆相の一関係の第１、
第２の基準信号とする手段は、前記クロック信号が各一
方の入力端子に与えられる第１、第２のイクスクルーシ
プオア回路であって ｌｉのイクスクルーシプオア回路
の他方の入力端子はロウレベルにし１定きれ、第２のイ
クスクルーシプオア回路の他方の入力端子はハイレベル
ＶＣ固定ぼれていることを特徴とする特許請求の範囲第
２項記載の３分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10510484A JPS60248020A (ja) | 1984-05-24 | 1984-05-24 | ３分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10510484A JPS60248020A (ja) | 1984-05-24 | 1984-05-24 | ３分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60248020A true JPS60248020A (ja) | 1985-12-07 |
Family
ID=14398556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10510484A Pending JPS60248020A (ja) | 1984-05-24 | 1984-05-24 | ３分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60248020A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63203008A (ja) * | 1987-02-18 | 1988-08-22 | Fujitsu Ltd | 奇数分周回路 |
| US4807266A (en) * | 1987-09-28 | 1989-02-21 | Compaq Computer Corporation | Circuit and method for performing equal duty cycle odd value clock division and clock synchronization |
| JPH0523632U (ja) * | 1991-09-04 | 1993-03-26 | 沖電気工業株式会社 | ３分の１分周回路 |
-
1984
- 1984-05-24 JP JP10510484A patent/JPS60248020A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63203008A (ja) * | 1987-02-18 | 1988-08-22 | Fujitsu Ltd | 奇数分周回路 |
| US4807266A (en) * | 1987-09-28 | 1989-02-21 | Compaq Computer Corporation | Circuit and method for performing equal duty cycle odd value clock division and clock synchronization |
| JPH0523632U (ja) * | 1991-09-04 | 1993-03-26 | 沖電気工業株式会社 | ３分の１分周回路 |
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