JPS63132528A

JPS63132528A - 計数装置

Info

Publication number: JPS63132528A
Application number: JP27942786A
Authority: JP
Inventors: Setsushi Kamuro; 節史禿; Yoshiaki Shibuya; 吉昭渋谷; Noriyuki Machimura; 紀之町村
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1986-11-21
Filing date: 1986-11-21
Publication date: 1988-06-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〈産業上の利用分野〉本発明は、パルス・エンコーダより出力される２相のパ
ルスに基づき、その位相関係に応じてアップ・カウント
又はダウン・カウントを実行する計数装置であって、ア
ップ／ダウン・カウンタと、上記２相のパルスに基づき
、計数用パルス及びアップ／ダウン制御信号を形成して
出力するカウンタ制御回路とを有する計数装置に関する
ものである。

第２図にその構成を示す。

図に於いて、２０１はパルス拳エンコーダ、２０２は計
数装置、２０３及び２０４は、それぞれカウンタ制御回
路及びアップ／ダウン・カウンタである。

パルス・エンコーダ２０１は物体の動き（直線的移動、
或いは回転等）を電気的信号に置き換えるものであり、
移動、回転方向に対応した位相関係を有する２相のパル
スＣＫＡ及びＣＫＢを出力する。その−例（９０°　の
位相差をもつ場合）を第３図に示す。

また、カウンタ制御回路２０３は上記出力パルスＣＫＡ
及びＣＫＢに基づき、計数用パルスＰ及びアップ／ダウ
ン制御信号Ｕ／Ｉ５を形成して、アップ／ダウンｅカウ
ンタ２０４に出力する。その−例を同じく第３図に示す
。

〈従来の技術〉第４図は従来の計数装置を構成するカウンタ制御回路の
回路構成図である。

図に於いて、１０１，１０２，１０５，１０６゜１０９
及び１１０はインバータ、１０３及び１０４は遅延回路
、１０７及び１０８は排他的オア回路、１１１．１１２
，１１３．１１４及び１１５はナンド回路である。また
、ＣＲ２及びＣＲ４はパルス・エンコーダよりの出力パ
ルス、ＣＲ２及びＣＲ４はその反転信号、（ＣＲ２）木
及び（ＣＲ４）木はその遅延信号、ＰＩＯ及びｐＨはそ
れぞれ排他的オア回路１０７及び１０８の出力信号、Ｐ
ｌ２及びＰｌ３はそれぞれナンド回路１１１及び１１２
の出力信号、Ｐｌ４は計数用パルス、（Ｕ４　）５　は
アップ／ダウン制御信号である。

第５図に上記各信号の波形を示す。

〈発明が解決しようとする問題点〉第４図に示すように従来の計数装置に於けるカウンタ制
御回路は極めて複雑な構成となっている。

本発明は該カウンタ制御回路の構成の簡単化を目的とし
ているものである。

く問題点を解決するための手段〉パルス・エンコーダの出力パルス（又はその遅延信号）
と、当該出力パルス（又はその遅延信号）の遅延信号と
を入力とし、計数用パルスを出力する排他的オア回路と
、一方の出力パルスと、他方の出力パルスの遅延信号と
を入力とし、アップ／ダウン制御信号を出力する排他的
ノア又は排他的オア回路とによってカウンタ制御回路を
構成する。

〈実施例〉以下、実施例に基づいて本発明の詳細な説明する。

第１図は本発明の第１の実施例に於けるカウンタ制御回
路の回路構成図である。

図に於いて、１は遅延回路、２は排他的オア回路、３は
排他的ノア回路である。また、ＣＫＩ及びＣＲ２はパル
ス・エンコーダよりの２相の入力パルス、（ＣＫＩ）木
はＣＫＩの遅延信号、Ｐｌは計数用パルス、（Ｕ／−’
）　　はアップ／ダウンｌ制御信号である。

第６図に上記各信号の波形を示す。

上記計数用パルスＰ１及びアップ／ダウン制御信号（Ｕ
／−）　　はそれぞれアップ／ダウン・力ウンタのクロ
ック端子及び制御端子に入力され、該アップ／ダウン・
カウンタに於いて、アップ・カウント又はダウン・カウ
ントが実行される。なお、アップ／ダウン・カウンタと
しては、例えばＴＩ社のアップ／ダウン・カウンタ７４
　Ｌ　Ｓ　１９０或いは７４Ｌ５１９１等を用いること
ができる。

実施例に於いては入力パルスＣＫ１の変化時点に於いて
計数用パルスＰ１を発生させている。

第７図は第２の実施例に於けるカウンタ制御回路の回路
構成図である。

アップ／ダウン・カウンタのクロック端子入力に対する
アップ／ダウン制御信号のホールドタイムを確保するよ
うにしたものである。

図に於いて、１及び４は遅延回路、２は排他的オア回路
、３は排他的ノア回路である。また、ＣＫＩ及びＣＲ２
はパルス・エンコーダよりの２相の入力パルス、（ＣＫ
Ｉ）木はＣＫＩの遅延信号、（ＣＫＩ）　　は（ＣＫＩ
　）＊の遅延信号、Ｐ林１は計数用パルス、（Ｕ／Ｂ）２はアップ／ダウン制御
信号である。

第８図に上記各信号の波形を示す。

アップ／ダウン制御信号（”／ｉ５　　’）２　の立下
り又は立上りが計数用パルスＰ１の立下りより遅延回路
４の遅延時間分だけ常に遅れることにより、カウンタの
クロック端子入力に対するアップ／ダウン制御信号のホ
ールドタイムが確保される。

第９図は第３の実施例に於けるカウンタ制御回路の回路
構成図である。

入力パルスＣＫＩの変化時点及び入力パルスＣＮ３の変
化時点の双方に於いて計数用パルスを発生させるように
したものである。

図に於いて、ｌ及び５は遅延回路、２及び６は排他的オ
ア回路、３は排他的ノア回路、７はオア回路である。ま
た、ＣＫＩ及びＣＮ３はパルス・エンコーダよりの２相
の入カバパルス、（ＣＫ　１　）＊及び（ＣＮ３）＊は
それぞれＣＫＩ及びＣＮ３の遅延信号、ＰｌはＣＫＩの
変化時点に於いて発生される計数用パルス、Ｐ２はＣＮ
３の変化時点に於いて発生される計数用パルスである。

Ｐ３は上記Ｐ１とＰ２の合成パルス信号であり、該信号
がカウンタに入力される計数用パルスとなる。さらに、
（Ｕ／Ｅ）１　はアップ／ダウン制御信号である。

第１０図に上記各信号の波形を示す。

第１１図は第４の実施例に於けるカウンタ制御回路の回
路構成図である。

アップ／ダウン・カウンタのクロック端子入力に対する
アップ／ダウン制御信号のセットアツプタイム及びホー
ルドタイムを確保するようにしたものである。

図に於いて、１，４．８及び９は遅延回路、２及び１０
は排他的オア回路、３は排他的ノア回路、７はオア回路
である。また、ＣＫＩ及びＣＮ３は／＜）Ｖ７．、・エ
ンコーダよりの２相の入カパパルス、（ＣＫＩ）本及び
（ＣＮ３　）＊はそれぞれＣＫＩ及びＣＮ３の遅延信号
（ＣＫＩ　）林及び（ＣＮ３）林はそれぞれ（ＣＫＩ　
’）＊及び（ＣＮ３）木の遅延信号、ＰｌはＣＫＩの変
化時点に於いて発生される計数用バルヌ、Ｐ４はＣＮ３
の変化時点に於いて（但し、遅延回路８の遅延時間の後
に）発生される計数用パルスである。Ｐ５は上記Ｐ１と
Ｐ４の合成パルス信号であり、該信号がカウンタに入力
される計数用パルスとなる。さらに、（Ｕ／’５）２は
アップ／ダウン制御信号である。

第１２図に上記各信号の波形を示す。

アップ／ダウン制御信号（、Ｕ／ｂ　）２がＰｌに起因
する計数用パルスＰ５の立下りより遅延回路４の遅延時
間分だけ常に遅れることにより、カウンタのクロック端
子入力に対するアップ／ダウン制御信号のホールドタイ
ムが確保される。また、Ｐ４に起因する計数用パルスＰ
５の立上りがアップ／ダウン制御信号（Ｕ／１５）２　
より遅延回路８の遅延時間分だけ常に遅れることにより
、カウンタのクロック端子入力に対するアップ／ダウン
制御信号のセットアツプタイムが確保される。

第１３図は第５の実施例に於けるカウンタ制御回路の回
路構成図である。

図に於いて、１１及び１３は遅延回路、１２及び１４は
排他的オア回路である。また、ＣＫＩ及びＣＮ３はパル
ス・エンコーダよりの２相の入力パルス、（ＣＫＩ）”
及び（ＣＮ３）本はそれぞれＣＫＩ及びＣＮ３の遅延信
号、Ｐｌは計数用パルス、（Ｕ／ｌ５）８　はアップ／
ダウン制御信号である。

第１４図に上記各信号の波形を示す。

第１５図は第６の実施例に於けるカウンタ制御回路の回
路構成図である。

アップ／ダウン・カウンタのクロック端子入力に対する
アップ／ダウン制御信号のセットアツプタイムを確保す
るようにしたものである。

図に於いて、１３．１５及び１６は遅延回路、１４及び
１７は排他的オア回路である。また、ＣＫＩ及びＣＮ３
はパルス・エンコーダよりの２相の入力パルス、（ＣＫ
Ｉ）＊及び（ＣＮ３）とはそれぞれＣＫＩ及びＣＮ３の
遅延信号、（ＣＫＩ）＊＊は（ＣＫＩ）＊の遅延信号、
Ｐ６は計数用パルス、（Ｕ／Ｔ５　）３はアップ／ダウ
ン制御信号である。

第１６図に上記各信号の波形を示す。

計数用パルスＰ６の立上りが、遅延回路１５の遅延時間
分だけアップ／ダウン制御信号（Ｕ４）３より常に遅れ
ることにより、カウンタのクロック端子入力に対するア
ップ／ダウン制御信号のセットアツプタイムが確保され
る。

第１７図は第７の実施例に於けるカウンタ制御回路の回
路構成図である。

入力パルヌＣＫＩの変化時点及び入カパパルスＣＫ２の
変化時点の双方に於いて計数用パルスを発生させるよう
にしたものである。

図に於いて、１１及び１３は遅延回路、１２゜１４及び
１８は排他的オア回路、１９はオア回路である。また、
ＣＫＩ及びＣＫ２はパルス・エンコーダよりの２相の入
カパパルス、（ＣＫ１）＊及び（ＣＫ２）本はそれぞれ
ＣＫＩ及びＣＫ２の遅延信号、ＰｌはＣＫＩの変化時点
に於いて発生される計数用パルス、Ｐ２はＣＫ２の変化
時点に於いて発生される計数用パルスである。Ｐ３は上
記Ｐ１とＰ２の合成パルス信号であり、該信号がカウン
タに入力される計数用パルスとなる。さらに、（Ｕ／Ｂ
）３はアップ／ダウン制御信号である。

第１８図に上記各信号の波形を示す。

第１９図は第８の実施例に於けるカウンタ制御回路の回
路構成図である。

図に於いて、１３，１５．１６及び２０は遅延回路、１
７．１８及び２１は排他的オア回路、２２はオア回路で
ある。また、ＣＫＩ及びＣＫ２はバ／Ｌ／ス・エンコー
ダよりの２相の入力パルス、　（ＣＫ１）ネ及び（ＣＫ
２　”）”はそれぞれＣＫＩ及びＣＫ２（７）遅延信号
、（ＣＫＩ）林及び（ＣＫ２）”はそれぞれ（ＣＫＩ）
’及び（ＣＫ２）’の遅延信号、Ｐ６はＣＫＩの変化時
点に於いて（但し、遅延回路１５の遅延時間の後に）発
生される計数用パルス、Ｐ２はＣＫ２の変化時点に於い
て発生される計数用パルスである。Ｐｌは上記Ｐ６とＰ
２の合成パルス信号であり、該信号がカウンタに入力さ
れる計数用パルスとなる。さらに、（Ｕ／／ｒ５）４は
アップ／ダウン制御信号である。

第２０図に上記各信号の波形を示す。

アップ／ダウン制御信号（Ｕ／、）４がＰ２に起因する
計数用パルスＰ７の立下りより遅延回路２０の遅延時間
分だけ常に遅れることにより、カウンタのクロック端子
入力に対するアップ／ダウン制御信号のホールドタイム
が確保される。また、Ｐ６に起因する計数用パルスＰ７
の立上りがアップ／ダウン制御信号（Ｕ／ｒ））４　よ
り遅延回路１５の遅延時間分だけ常に遅れることにより
、カウンタのクロック端子入力に対するアップ／ダウン
制御信号のセットアツプタイムが確保される。

上記各カウンタ制御回路に於いて用いられている遅延回
路の構成例を第２１図及び第２２図に示す。

第２１図に示すものは複数個（偶数個）のインバータ３
１．・・・を縦続接続して構成している。また、第２２
図に示すものは、インバータ４１と４２との間に抵抗Ｒ
とコンデンサＣとから成る積分回路４３を設けた構成で
ある。

〈発明の効果〉以上詳細に説明したように本発明によれば、カウンタ制
御回路の構成が簡単化され、従って計数装置の構成の簡
単化をはかることができるものである。

【図面の簡単な説明】

第１図、第４図、第７図、第９図、第１１図、第１３図
、第１５図、第１７図、第１９図、第２１図及び第２２
図は回路構成図、第２図はブロック図、第３図、第５図
、第６図、第８図、第１０図、第１２図、第１４図、第
１６図、第１８図及び第２０図は信号波形図である。符号の説明１．４，５，８，９．１１，１３，１５，１６゜２０＝
遅延回路、２，６，１０．．１２，１４，１７゜１８．
２１：排他的オア回路、３：排他的ノア回路、７，１９
，２２：オア回路、３１，４１．４２：インバータ、４
３：積分回路、ＣＫＩ、ＣＫ２：パルス・エンコーダよ
りの２相の入力パルス、（ＣＫＩ　’）本：ＣＫ１の遅
延信号、（ＣＫ２）オニＣＫ２の遅延信号、（ＣＫＩ）
林：　（ＣＫＩ）者の遅延信号、（ＣＫ　２　）’体：
（ＣＫ２）＊の遅延信号、Ｐｉ、Ｐ２．Ｐ３．Ｐ４．Ｐ
５．Ｐ６．Ｐｌ：計数用パルス、（Ｕ／−）　　、　（
Ｕ／？５　　）２゜（Ｕ／−）　　、（Ｕ／ｂ　）４　
ニアツブ／ダウン制御信号。代理人　弁理士　杉　山　毅　至（他１名）第１７１１第＋９　ＷＩ

Claims

【特許請求の範囲】１、パルス・エンコーダより出力される２相のパルスに
基づき、その位相関係に応じてアップ・カウント又はダ
ウン・カウントを実行する計数装置であって、アップ／ダウン・カウンタと、上記２相のパルスに基づき、計数用パルス及びアップ／
ダウン制御信号を形成して出力するカウンタ制御回路と
を有する計数装置に於いて、上記パルス・エンコーダの
出力パルス又はその遅延信号と、当該パルス・エンコー
ダの出力パルス又はその遅延信号の遅延信号とを入力と
し、上記計数用パルスを出力する排他的オア回路と、一方の上記出力パルスと、他方の上記出力パルスの遅延
信号とを入力とし、上記アップ／ダウン制御信号を出力
する排他的ノア又は排他的オア回路とを有するカウンタ
制御回路を設けたことを特徴とする計数装置。