JP2553722B2 - ２相クロックの位相補正装置 - Google Patents
２相クロックの位相補正装置Info
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体集積回路において２相クロック位相を
補正する回路に関するものである。
補正する回路に関するものである。
従来の技術 あるクロック信号CLKを各々1/3分周して互いに位相が
180゜異なる２相の新たなクロック信号CLK1,CLK2を得る
のに、従来は第４図に示すような回路構成で行なってい
た。１〜４は各々Ｄ−フリップフロップ（F.F.）、５は
インバータ、10はクロック信号入力端子、20,30はそれ
ぞれ位相差180゜の1/3分周クロック信号出力端子であ
る。
180゜異なる２相の新たなクロック信号CLK1,CLK2を得る
のに、従来は第４図に示すような回路構成で行なってい
た。１〜４は各々Ｄ−フリップフロップ（F.F.）、５は
インバータ、10はクロック信号入力端子、20,30はそれ
ぞれ位相差180゜の1/3分周クロック信号出力端子であ
る。
この回路は、第１から第４までのＤ−フリップフロッ
プと１個のインバータを備え、第1,第２のＤ−フリップ
フロップのブロック入力端子（）にはインバータを介
して入力クロック信号が印加され、第3,第４のＤフリッ
プフロップのクロック入力端子（（）には入力クロッ
ク信号が直接印加され、第2,第４のＤ−フリップフロッ
プのＤ入力端子は各々第1,第３のＤ−フリップフロップ
の非反転出力端子（Ｑ）に接続され、第１のＤ−フリッ
プフロップのＤ入力端子には、第２のＤ−フリップフロ
ップの反転出力信号と第１のＤ−フリップフロップの反
転出力信号の論理積（ワイヤードアンド）出力が印加さ
れ、第３のＤ−フリップフロップのＤ入力端子には、第
４のＤ−フリップフロップの反転出力信号と第３のＤ−
フリップフロップの反転出力信号とかつ第２のＤ−フリ
ップフロップの非反転出力信号の論理積（ワイヤードア
ンド）出力が印加され、第2,第４のＤ−フリップフロッ
プの非反転出力端子（Ｑ）が各々1/3分周出力のクロッ
ク信号出力端子20と０に接続されている。
プと１個のインバータを備え、第1,第２のＤ−フリップ
フロップのブロック入力端子（）にはインバータを介
して入力クロック信号が印加され、第3,第４のＤフリッ
プフロップのクロック入力端子（（）には入力クロッ
ク信号が直接印加され、第2,第４のＤ−フリップフロッ
プのＤ入力端子は各々第1,第３のＤ−フリップフロップ
の非反転出力端子（Ｑ）に接続され、第１のＤ−フリッ
プフロップのＤ入力端子には、第２のＤ−フリップフロ
ップの反転出力信号と第１のＤ−フリップフロップの反
転出力信号の論理積（ワイヤードアンド）出力が印加さ
れ、第３のＤ−フリップフロップのＤ入力端子には、第
４のＤ−フリップフロップの反転出力信号と第３のＤ−
フリップフロップの反転出力信号とかつ第２のＤ−フリ
ップフロップの非反転出力信号の論理積（ワイヤードア
ンド）出力が印加され、第2,第４のＤ−フリップフロッ
プの非反転出力端子（Ｑ）が各々1/3分周出力のクロッ
ク信号出力端子20と０に接続されている。
第４図に示す従来例の回路の動作を第５図に示す各部
波形図を参照して説明する。第５図の（ａ）は入力クロ
ック信号（CLK）の波形、（ｂ）は第１のＤ−フリップ
フロップの出力波形（F1Q）、（ｃ）は第２のＤ−フリ
ップフロップの出力信号（CLK1）の波形、（ｄ）は第３
のＤ−フリップフロップの出力波形（F3Q）、（ｅ）は
第４のＤ−フリップフロップの出力信号（CLK2）の波形
である。
波形図を参照して説明する。第５図の（ａ）は入力クロ
ック信号（CLK）の波形、（ｂ）は第１のＤ−フリップ
フロップの出力波形（F1Q）、（ｃ）は第２のＤ−フリ
ップフロップの出力信号（CLK1）の波形、（ｄ）は第３
のＤ−フリップフロップの出力波形（F3Q）、（ｅ）は
第４のＤ−フリップフロップの出力信号（CLK2）の波形
である。
まず、時刻t1で入力クロック信号の上がりエッジが到
来すると、ΔＴ時間後にＤ−フリップフロップ１のＱ出
力はローからハイに移行する。この時点でＤ−フリップ
フロップのＱ出力がローであればクロック入力信号の次
の上がりエッジが到来する時刻t3でＤ−フリップフロッ
プ１のＱ出力はハイからローに、Ｄ−フリップフロップ
２のＱ出力はローからハイに各々ΔＴ時間後に移行する
（以後このΔＴ時間は省略する。）。さらに時刻t5の上
がりエッジでＤ−フリップフロップ２のＱ出力はハイか
らローに復帰する。このときＤ−フリップフロップ１の
出力は変化しない。次の上がりエッジであるt7はt1での
動作と同じであり、以降これをくりかえす。
来すると、ΔＴ時間後にＤ−フリップフロップ１のＱ出
力はローからハイに移行する。この時点でＤ−フリップ
フロップのＱ出力がローであればクロック入力信号の次
の上がりエッジが到来する時刻t3でＤ−フリップフロッ
プ１のＱ出力はハイからローに、Ｄ−フリップフロップ
２のＱ出力はローからハイに各々ΔＴ時間後に移行する
（以後このΔＴ時間は省略する。）。さらに時刻t5の上
がりエッジでＤ−フリップフロップ２のＱ出力はハイか
らローに復帰する。このときＤ−フリップフロップ１の
出力は変化しない。次の上がりエッジであるt7はt1での
動作と同じであり、以降これをくりかえす。
一方Ｄ−フリップフロップ3,4の動作について時刻t4
から説明する。まず時刻t4で入力クロック信号の下がり
エッジが到来すると、t4直前でのＤ−フリップフロップ
２のＱ出力はハイであるので、Ｄ−フリップフロップ3,
4のＱ出力がローであれば、t4からΔＴ時間後にＤ−フ
リップフロップ３のＱ出力はローからハイへ移行する
（以後ΔＴ時間の説明は省略する）。以後、Ｄ−フリッ
プフロップ１とＤ−フリップフロップ２の動作と同じよ
うに、Ｄ−フリップフロップ3,D−フリップフロップ４
は動作し、Ｄ−フリップフロップ２とＤ−フリップフロ
ップ４のＱ出力に、位相差180℃の1/3分周出力のクロッ
ク信号が各各得られることになる。
から説明する。まず時刻t4で入力クロック信号の下がり
エッジが到来すると、t4直前でのＤ−フリップフロップ
２のＱ出力はハイであるので、Ｄ−フリップフロップ3,
4のＱ出力がローであれば、t4からΔＴ時間後にＤ−フ
リップフロップ３のＱ出力はローからハイへ移行する
（以後ΔＴ時間の説明は省略する）。以後、Ｄ−フリッ
プフロップ１とＤ−フリップフロップ２の動作と同じよ
うに、Ｄ−フリップフロップ3,D−フリップフロップ４
は動作し、Ｄ−フリップフロップ２とＤ−フリップフロ
ップ４のＱ出力に、位相差180℃の1/3分周出力のクロッ
ク信号が各各得られることになる。
この従来例回路で1/3分周出力クロック信号の２相の
位相差を180゜に規定している手段は、Ｄ−フリップフ
ロップ３のＤ入力端子にＤ−フリップフロップ２のＱ出
力信号も印加している点にある。
位相差を180゜に規定している手段は、Ｄ−フリップフ
ロップ３のＤ入力端子にＤ−フリップフロップ２のＱ出
力信号も印加している点にある。
すなわち、Ｄ−フリップフロップ３のＱ出力がローか
らハイに移行するタイミングを、Ｄ−フリップフロップ
２のＱ出力がハイである期間内に到来する入力クロック
信号の下がりエッジ（t4）に固定させているのである。
らハイに移行するタイミングを、Ｄ−フリップフロップ
２のＱ出力がハイである期間内に到来する入力クロック
信号の下がりエッジ（t4）に固定させているのである。
発明が解決しようとする課題 以上に示した従来の回路構成では、入力クロック信号
の周波数が高くなり、ΔＴが入力クロック信号の周期の
半分（入力クロック信号のデューティ（duty）は50:50
とする）に近づいてくると、Ｄ−フリップフロップ２の
Ｑ出力がハイの期間内に入力クロック信号の下がりエッ
ジが到来しなくなり、誤動作に至ってしまう。
の周波数が高くなり、ΔＴが入力クロック信号の周期の
半分（入力クロック信号のデューティ（duty）は50:50
とする）に近づいてくると、Ｄ−フリップフロップ２の
Ｑ出力がハイの期間内に入力クロック信号の下がりエッ
ジが到来しなくなり、誤動作に至ってしまう。
課題を解決するための手段 ΔＴすなわちＤ−フリップフロップの段間遅延時間が
入力クロック信号の周期の半分に近づいてきても安定に
動作させるため次の手段を講じる。
入力クロック信号の周期の半分に近づいてきても安定に
動作させるため次の手段を講じる。
Ｄ−フリップフロップ３のＤ入力端子にＤ−フリップ
フロップ２のＱ出力信号を印加していたのを廃止し、Ｄ
−フリップフロップ４をリセット入力端子付きのＤ−フ
リップフロップとして、Ｄ−フリップフロップ２とＤ−
フリップフロップ４の各々Ｑ出力信号の論理積出力（ワ
イヤードアンド）をリセット入力端子に印加する。
フロップ２のＱ出力信号を印加していたのを廃止し、Ｄ
−フリップフロップ４をリセット入力端子付きのＤ−フ
リップフロップとして、Ｄ−フリップフロップ２とＤ−
フリップフロップ４の各々Ｑ出力信号の論理積出力（ワ
イヤードアンド）をリセット入力端子に印加する。
作用 上記手段により、Ｄ−フリップフロップ２と、Ｄ−フ
リップフロップ４の各々Ｑ出力が重なる期間があれば、
Ｄ−フリップフロップ４がリセットされる。この作用に
より、２相の1/3分周出力クロック信号の位相差が、60
゜と300゜の場合にＤ−フリップフロップ４がリセット
され、180゜の位相差の出力信号が得られるようにおい
込むことができる。
リップフロップ４の各々Ｑ出力が重なる期間があれば、
Ｄ−フリップフロップ４がリセットされる。この作用に
より、２相の1/3分周出力クロック信号の位相差が、60
゜と300゜の場合にＤ−フリップフロップ４がリセット
され、180゜の位相差の出力信号が得られるようにおい
込むことができる。
実施例 本発明の実施例を図面を用いて説明する。
第１図が本発明の実施例の回路構成図であり、第２
図，第３図が各部波形図である。なお第２図と第３図の
（ａ）は入力信号クロック（CLK）の波形、（ｂ）は第
１のＤ−フリップフロップの出力波形（F1Q）、（ｃ）
は第２のＤ−フリップフロップの出力信号（CLK1）の波
形、（ｄ）は第３のＤ−フリップフロップの出力波形
（F3Q）、（ｅ）は第４のＤ−フリップフロップの出力
信号（CLK2）の波形、（ｆ）は第２と第４のＤ−フリッ
プフロップ出力信号の論理積波形である。
図，第３図が各部波形図である。なお第２図と第３図の
（ａ）は入力信号クロック（CLK）の波形、（ｂ）は第
１のＤ−フリップフロップの出力波形（F1Q）、（ｃ）
は第２のＤ−フリップフロップの出力信号（CLK1）の波
形、（ｄ）は第３のＤ−フリップフロップの出力波形
（F3Q）、（ｅ）は第４のＤ−フリップフロップの出力
信号（CLK2）の波形、（ｆ）は第２と第４のＤ−フリッ
プフロップ出力信号の論理積波形である。
第１から第４までのＤ−フリップフロップ１〜４と１
個のインバータ５を備え、第1,第２のＤ−フリップフロ
ップ１と２のクロック入力端子（）にはインバータ５
を介して入力クロック信号（CLK）が印加され、第3,第
４のＤ−フリップフロップ３と４のクロック入力端子に
は入力クロック信号（CLK）が直接印加され、第2,第４
のＤ−フリップフロップ２と４のＤ−入力端子は各々第
1,第３のＤ−フリップフロップ１と３の非反転出力端子
（Ｑ）に接続され、第１のＤ−フリップフロップのＤ入
力端子には、第２のＤ−フリップフロップ２の反転出力
信号と第１のＤ−フリップフロップ１の反転出力信号の
論理積（I2Lではワイヤードアンプ）出力が印加され、
第３のＤ−フリップフロップ３のＤ入力端子には、第４
のＤ−フリップフロップ４の反転出力信号と第３のＤ−
フリップフロップ３の反転出力信号の論理積出力が印加
され、リセット入力端子をもつ第４のＤ−フリップフロ
ップ４のリセット入力端子（Ｒ）には、第２のＤ−フリ
ップフロップ２と第４のＤ−フリップフロップ４の各々
非反転出力信号の論理積出力が印加され、第2,第４のＤ
−フリップフロップ２と４の非反転出力端子が各々1/3
分周出力のクロック信号出力端子20と30に接続されてい
る。
個のインバータ５を備え、第1,第２のＤ−フリップフロ
ップ１と２のクロック入力端子（）にはインバータ５
を介して入力クロック信号（CLK）が印加され、第3,第
４のＤ−フリップフロップ３と４のクロック入力端子に
は入力クロック信号（CLK）が直接印加され、第2,第４
のＤ−フリップフロップ２と４のＤ−入力端子は各々第
1,第３のＤ−フリップフロップ１と３の非反転出力端子
（Ｑ）に接続され、第１のＤ−フリップフロップのＤ入
力端子には、第２のＤ−フリップフロップ２の反転出力
信号と第１のＤ−フリップフロップ１の反転出力信号の
論理積（I2Lではワイヤードアンプ）出力が印加され、
第３のＤ−フリップフロップ３のＤ入力端子には、第４
のＤ−フリップフロップ４の反転出力信号と第３のＤ−
フリップフロップ３の反転出力信号の論理積出力が印加
され、リセット入力端子をもつ第４のＤ−フリップフロ
ップ４のリセット入力端子（Ｒ）には、第２のＤ−フリ
ップフロップ２と第４のＤ−フリップフロップ４の各々
非反転出力信号の論理積出力が印加され、第2,第４のＤ
−フリップフロップ２と４の非反転出力端子が各々1/3
分周出力のクロック信号出力端子20と30に接続されてい
る。
以上のように構成された実施例の動作を各部波形図の
第２図，第３図を用いて説明する。Ｄ−フリップフロッ
プ１とＤ−フリップフロップ２で入力クロック信号を1/
3分周し、Ｄ−フリップフロップ３とＤ−フリップフロ
ップ４でもう一方の1/3分周出力を得るのは従来例と同
じである。第２図はＤ−フリップフロップ２のＱ出力信
号（CLK1）とＤ−フリップフロップ４のＱ出力信号（CL
K2）の位相差が60゜の場合の波形図である。Ｄ−フリッ
プフロップのクロック入力端子10に入力クロック信号の
アクティブエッジが印加されて、Ｑ出力が変化するまで
の遅延時間を、従来例と同じくΔＴとする。第２図の場
合、時刻t4から時刻t5までの期間、Ｄ−フリップフロッ
プ２のＱ出力とＤ−フリップフロップ４のＱ出力のハイ
期間が重なるので、実際には、Ｄ−フリップフロップ４
のＱ出力は時刻t4からΔＴ時間後の直後にリセットされ
る。そうすると入力クロック信号の次の下がりエッジ到
来により（t6）Ｄ−フリップフロップ３のＱ出力がロー
からハイに移行し、Ｄ−フリップフロップ４とであらた
な位相の1/3分周動作を開始する。この動作の波形を示
したのが第３図である（位相差300゜）。
第２図，第３図を用いて説明する。Ｄ−フリップフロッ
プ１とＤ−フリップフロップ２で入力クロック信号を1/
3分周し、Ｄ−フリップフロップ３とＤ−フリップフロ
ップ４でもう一方の1/3分周出力を得るのは従来例と同
じである。第２図はＤ−フリップフロップ２のＱ出力信
号（CLK1）とＤ−フリップフロップ４のＱ出力信号（CL
K2）の位相差が60゜の場合の波形図である。Ｄ−フリッ
プフロップのクロック入力端子10に入力クロック信号の
アクティブエッジが印加されて、Ｑ出力が変化するまで
の遅延時間を、従来例と同じくΔＴとする。第２図の場
合、時刻t4から時刻t5までの期間、Ｄ−フリップフロッ
プ２のＱ出力とＤ−フリップフロップ４のＱ出力のハイ
期間が重なるので、実際には、Ｄ−フリップフロップ４
のＱ出力は時刻t4からΔＴ時間後の直後にリセットされ
る。そうすると入力クロック信号の次の下がりエッジ到
来により（t6）Ｄ−フリップフロップ３のＱ出力がロー
からハイに移行し、Ｄ−フリップフロップ４とであらた
な位相の1/3分周動作を開始する。この動作の波形を示
したのが第３図である（位相差300゜）。
第３図では、図中のt3からt4（第２図の時刻と無関
係）までの期間、Ｄ−フリップフロップ２とＤ−フリッ
プフロップ４の各Ｑ出力のハイ期間が重なる。すると第
３図の動作波形図で実際にはＤ−フリップフロップ４は
時刻t3のΔＴ時間後の直後にリセットされるので、t4に
到来する入力クロック信号の下がりエッジでＤ−フリッ
プフロップ３のＱ出力はローからハイに移行することに
なり、さらに新たな位相の1/3分周動作を開始するよう
になる。この最終の位相関係が、従来例の波形図である
第５図に示したものと同じになり、互いに180゜の位相
差となる。
係）までの期間、Ｄ−フリップフロップ２とＤ−フリッ
プフロップ４の各Ｑ出力のハイ期間が重なる。すると第
３図の動作波形図で実際にはＤ−フリップフロップ４は
時刻t3のΔＴ時間後の直後にリセットされるので、t4に
到来する入力クロック信号の下がりエッジでＤ−フリッ
プフロップ３のＱ出力はローからハイに移行することに
なり、さらに新たな位相の1/3分周動作を開始するよう
になる。この最終の位相関係が、従来例の波形図である
第５図に示したものと同じになり、互いに180゜の位相
差となる。
ここで第２図の位相関係から第３図の位相関係へ移行
する時のＤ−フリップフロップの遅延時間ΔＴとクロッ
ク周期1/fの限界は であり、従来例の動作マージンの２倍であるが、第３図
の位相関係から180゜位相差の位相関係へ移行する時の
動作マージンは、従来例の動作マージンと同じく である。
する時のＤ−フリップフロップの遅延時間ΔＴとクロッ
ク周期1/fの限界は であり、従来例の動作マージンの２倍であるが、第３図
の位相関係から180゜位相差の位相関係へ移行する時の
動作マージンは、従来例の動作マージンと同じく である。
しかし、従来例では上記動作マージンは、動作中常に
成立していなければならず、このマージンがとれないよ
うな入力クロック信号に対しては、使用できない。一方
本発明の実施例では、動作開始の初期段階で、とり得る
位相関係が1/3の確率で３種類あるうちの１種類（180゜
差）におい込むための動作に、従来例と同じだけの動作
マージンを必要とするが、位相関係がおい込まれた後
は、動作マージンとしては、Ｄ−フリップフロップその
もののマージンのみとなり で従来例の２倍となる。またこの位相おい込みの初期段
階は、入力クロック信号自身も、波形そのものが立ち上
がった直後であるので本来の周波数にまだ達しておら
ず、上記おい込みは、入力クロック信号が定常状態に安
定するまでに完了してしまう。したがって本発明の実施
例により、従来例での限界入力クロック信号の周波数f
maxが、２倍になる。
成立していなければならず、このマージンがとれないよ
うな入力クロック信号に対しては、使用できない。一方
本発明の実施例では、動作開始の初期段階で、とり得る
位相関係が1/3の確率で３種類あるうちの１種類（180゜
差）におい込むための動作に、従来例と同じだけの動作
マージンを必要とするが、位相関係がおい込まれた後
は、動作マージンとしては、Ｄ−フリップフロップその
もののマージンのみとなり で従来例の２倍となる。またこの位相おい込みの初期段
階は、入力クロック信号自身も、波形そのものが立ち上
がった直後であるので本来の周波数にまだ達しておら
ず、上記おい込みは、入力クロック信号が定常状態に安
定するまでに完了してしまう。したがって本発明の実施
例により、従来例での限界入力クロック信号の周波数f
maxが、２倍になる。
発明の効果 本発明の実施例によれば、入力クロック信号の1/3分
周180゜位相差出力クロック信号を得るのに、使用入力
クロック信号の限界周波数が２倍になり、集積化する場
合、デバイスの動作マージンに余裕を与え、安定な動作
を保証するとともに、結果的に消費電力，チップサイズ
等に大なる効果を呈する。
周180゜位相差出力クロック信号を得るのに、使用入力
クロック信号の限界周波数が２倍になり、集積化する場
合、デバイスの動作マージンに余裕を与え、安定な動作
を保証するとともに、結果的に消費電力，チップサイズ
等に大なる効果を呈する。
尚、入力クロック信号の1/3分周出力180゜位相差信号
というのは、入力クロック信号を（ｎ＋1/2）の分周比
で分周する場合（たとえばPLL中の分周器など）に必要
であり、分周比中の0.5（クロック周期の半分）に相当
するものを、1/3分周出力180゜位相差信号（クロック信
号）を切り換えることで得ているので、重要な役割をも
っている。
というのは、入力クロック信号を（ｎ＋1/2）の分周比
で分周する場合（たとえばPLL中の分周器など）に必要
であり、分周比中の0.5（クロック周期の半分）に相当
するものを、1/3分周出力180゜位相差信号（クロック信
号）を切り換えることで得ているので、重要な役割をも
っている。
第１図は本発明の実施例を示す２相クロックの位相補正
回路図、第２図と第３図は第１図の回路動作を説明する
ための波形図、第４図は従来例の回路構成図、第５図は
従来例の各部動作波形図である。 １〜４……Ｄ−フリップフロップ（F.F.）、５……イン
バータ、10……クロック信号入力端子、20,30……クロ
ック信号出力端子。
回路図、第２図と第３図は第１図の回路動作を説明する
ための波形図、第４図は従来例の回路構成図、第５図は
従来例の各部動作波形図である。 １〜４……Ｄ−フリップフロップ（F.F.）、５……イン
バータ、10……クロック信号入力端子、20,30……クロ
ック信号出力端子。
Claims (1)
- 【請求項１】反転ゲートと第１から第４のフリップフロ
ップを備え、前記第１と第２のフリップフロップのクロ
ック入力端子は、前記反転ゲートを介して入力クロック
信号印加端子に、前記第３と第４のフリップフロップの
クロック入力端子は、直接前記入力クロック信号印加端
子にそれぞれ接続され、前記第２と第４のフリップフロ
ップの入力端子は、各々第１と第３のフリップフロップ
の非反転出力端子に接続され、第１のフリップフロップ
の入力端子には、第２のフリップフロップの反転出力信
号と第１のフリップフロップの反転出力信号の論理積出
力が印加され、第３のフリップフロップの入力端子に
は、第４のフリップフロップの反転出力信号と第３のフ
リップフロップの反転出力信号の論理積出力が印加さ
れ、リセット入力端子をもつ第４のフリップフロップの
リセット入力端子には、第２のフリップフロップと第４
のフリップフロップの各々非反転出力信号の論理積出力
が印加され、第2,第４のフリップフロップの非反転出力
端子は各々1/3分周出力クロック信号出力端子に接続さ
れ、互いに180゜位相差の1/3分周出力クロック信号を得
ることを特徴とする２相クロックの位相補正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1334422A JP2553722B2 (ja) | 1989-12-21 | 1989-12-21 | ２相クロックの位相補正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1334422A JP2553722B2 (ja) | 1989-12-21 | 1989-12-21 | ２相クロックの位相補正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03192815A JPH03192815A (ja) | 1991-08-22 |
| JP2553722B2 true JP2553722B2 (ja) | 1996-11-13 |
Family
ID=18277199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1334422A Expired - Fee Related JP2553722B2 (ja) | 1989-12-21 | 1989-12-21 | ２相クロックの位相補正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2553722B2 (ja) |
-
1989
- 1989-12-21 JP JP1334422A patent/JP2553722B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03192815A (ja) | 1991-08-22 |
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