JPS6395518A - クロツク乗りかえ回路 - Google Patents
クロツク乗りかえ回路Info
- Publication number
- JPS6395518A JPS6395518A JP61241875A JP24187586A JPS6395518A JP S6395518 A JPS6395518 A JP S6395518A JP 61241875 A JP61241875 A JP 61241875A JP 24187586 A JP24187586 A JP 24187586A JP S6395518 A JPS6395518 A JP S6395518A
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- JP
- Japan
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- clock
- circuit
- phase
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- Granted
Links
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- 230000000630 rising effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000007257 malfunction Effects 0.000 description 3
- 125000004122 cyclic group Chemical group 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 240000001548 Camellia japonica Species 0.000 description 1
- 235000006481 Colocasia esculenta Nutrition 0.000 description 1
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- 241000700605 Viruses Species 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
- H04L7/0012—Synchronisation information channels, e.g. clock distribution lines by comparing receiver clock with transmitter clock
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/0045—Correction by a latch cascade
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Manipulation Of Pulses (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、デジタル回路Ａを駆動しているクロックＡの
周波数と、デジタル回路Ｂを駆動しているクロックＢの
周波数とが一致していて、それら両り冒ツクの位相関係
が必ずしも一致していす、デジタル回路Ａ、Ｂ間でデー
タの受は渡しをするクロックを乗りかえる回路に関する
。
周波数と、デジタル回路Ｂを駆動しているクロックＢの
周波数とが一致していて、それら両り冒ツクの位相関係
が必ずしも一致していす、デジタル回路Ａ、Ｂ間でデー
タの受は渡しをするクロックを乗りかえる回路に関する
。
（従来の技術）
従来使用されていたこの種のクロック乗りかえ回路を第
３図に示す。この従来の回路では、読出しクロックＡ本
共本（ＣＬＫＡ）与記ヰによシ駆動されるデジタル回路
ＩＡのデータ（Ｄ Ａ Ｔ Ａ）は、同じクロックＡＫ
て駆動されるレジスタＤ１５に読出され、このデータは
書込みクロックＢ＝献千（ＣＬＫＢ）６記φにて駆動さ
れるレジスタＤＩ６に送られた後クロックＢにて駆動さ
れるデジタル回路ＩＢに取込まれていた。
３図に示す。この従来の回路では、読出しクロックＡ本
共本（ＣＬＫＡ）与記ヰによシ駆動されるデジタル回路
ＩＡのデータ（Ｄ Ａ Ｔ Ａ）は、同じクロックＡＫ
て駆動されるレジスタＤ１５に読出され、このデータは
書込みクロックＢ＝献千（ＣＬＫＢ）６記φにて駆動さ
れるレジスタＤＩ６に送られた後クロックＢにて駆動さ
れるデジタル回路ＩＢに取込まれていた。
（発明が解決しようとする問題点）
上述した従来のクロック乗りかえ回路では、読出しクロ
ックＡと書込みクロックＢの位相が一致したとき、また
読出しと書込みのクロックの位相が多少ずれていた場合
でも、クロックにジッタがあると、読出しクロックＡで
読出したデータの変化点と書込みクロックＢの立上シが
一致した時、データは書込みクロックＢでうまく取込ま
れず、誤動作するという欠点があった。
ックＡと書込みクロックＢの位相が一致したとき、また
読出しと書込みのクロックの位相が多少ずれていた場合
でも、クロックにジッタがあると、読出しクロックＡで
読出したデータの変化点と書込みクロックＢの立上シが
一致した時、データは書込みクロックＢでうまく取込ま
れず、誤動作するという欠点があった。
本発明の目的は、読出しクロックと書込みクロックとの
位相関係にかかわらず、誤動作することのないクロック
乗りかえ回路の提供にある。
位相関係にかかわらず、誤動作することのないクロック
乗りかえ回路の提供にある。
（問題点を解決するための手段）
前述の問題点を解決し上記目的を達成するために本発明
が提供するクロック乗りかえ回路は、読。
が提供するクロック乗りかえ回路は、読。
出しクロックＡと書込みクロックＢの位相関係を判定す
る位相判定回路と、書込みクロックＢの正相クロックと
逆相クロックのうちのいずれか一方を、位相判定回路の
判定に応じて自動的洗選択して書込みクロックとする選
択回路とを有している。
る位相判定回路と、書込みクロックＢの正相クロックと
逆相クロックのうちのいずれか一方を、位相判定回路の
判定に応じて自動的洗選択して書込みクロックとする選
択回路とを有している。
（実施例）
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
この実施例は、クロックＡで動作しているデジタル回路
ＩＡのデータをクロックＢで動作しているデジタル回路
ＩＢに誤動作なく取込むことができる回路である。
ＩＡのデータをクロックＢで動作しているデジタル回路
ＩＢに誤動作なく取込むことができる回路である。
デジタル回路ＩＡのデータはクロックＡＫよシレジスタ
Ｄ２に取出され、り四ツクＡ、 Ｂの位相関係を判定回
路８で判定する。選択回路７は、（ａ） 同位相の時は
逆相クロックＢを、（ｂ） 逆位相の時はクロックＢ
を、（ｃ） ｆれている時はクロックＢ１逆相クロッ
クＢの何れかを 自動的に選択する。選択回路７で選択されたクロックに
よシ、レジスタＤ２に書込まれたデータをレジスタＤ３
１Ｃ取込み、このデータをクロックＢＫてレジスタＤ４
を経てディジタル回路ＩＢに取込む。かくてクロックＢ
に同期した出力データが、デジタル回路ＩＢに誤シなく
伝えられる。
Ｄ２に取出され、り四ツクＡ、 Ｂの位相関係を判定回
路８で判定する。選択回路７は、（ａ） 同位相の時は
逆相クロックＢを、（ｂ） 逆位相の時はクロックＢ
を、（ｃ） ｆれている時はクロックＢ１逆相クロッ
クＢの何れかを 自動的に選択する。選択回路７で選択されたクロックに
よシ、レジスタＤ２に書込まれたデータをレジスタＤ３
１Ｃ取込み、このデータをクロックＢＫてレジスタＤ４
を経てディジタル回路ＩＢに取込む。かくてクロックＢ
に同期した出力データが、デジタル回路ＩＢに誤シなく
伝えられる。
第２図は判定回路８の詳細を示すブロック図である。本
図を参照して、判定回路８の動作を更に詳しく説明する
。
図を参照して、判定回路８の動作を更に詳しく説明する
。
パルス発生回路９において、クロックＢの正相クロック
の立上シ点、 パルス発生回路１０において、クロックＢの逆相クロッ
クの立上シ点、 パルス発生回路１１において、クロックＡの正相クロッ
クの立上シ点、 の各立上シ点から、ある一定区間の幅を持ったパルスを
発生する。
の立上シ点、 パルス発生回路１０において、クロックＢの逆相クロッ
クの立上シ点、 パルス発生回路１１において、クロックＡの正相クロッ
クの立上シ点、 の各立上シ点から、ある一定区間の幅を持ったパルスを
発生する。
クロックＡ、 Ｈの各正相クロックの立上シが一致し
ている時、ナンド回路１°２において立下）のパルスが
発生する。この時Ｒ−Ｓフリップフロップ１４の出力端
子Ｑの出力は１１１、すなわち高電位となり、選択回路
７によシ、クロックＢの逆相クロックＢが選択されるよ
うに選択回路７が構成されている。
ている時、ナンド回路１°２において立下）のパルスが
発生する。この時Ｒ−Ｓフリップフロップ１４の出力端
子Ｑの出力は１１１、すなわち高電位となり、選択回路
７によシ、クロックＢの逆相クロックＢが選択されるよ
うに選択回路７が構成されている。
かくて第４図において、レジスタＤ２からクロックＡで
読出されたデータは、レジスタＤ３において逆相クロッ
クＢで取込まれる。さらにレジスタＤ４においてクロッ
クＢで取込まれ、次にディジタル回路ＩＢにクロックＢ
で転送される。
読出されたデータは、レジスタＤ３において逆相クロッ
クＢで取込まれる。さらにレジスタＤ４においてクロッ
クＢで取込まれ、次にディジタル回路ＩＢにクロックＢ
で転送される。
上述のクロックＡ、 Ｂ、パルス発生回路９，１０゜
１１、ナンド回路１２．１３におけるパルスや電位のタ
イミングチャートは第４図（ａ）ケース＋１に示してあ
シ、これと照合することによシ上記の説明は更に明瞭に
なる。
１１、ナンド回路１２．１３におけるパルスや電位のタ
イミングチャートは第４図（ａ）ケース＋１に示してあ
シ、これと照合することによシ上記の説明は更に明瞭に
なる。
次にクロックＡの正相クロックと、クロックＢの逆相ク
ロックの立上シが、一致している時、ナンド回路１３１
Ｃおいて立下シのパルスが発生する。
ロックの立上シが、一致している時、ナンド回路１３１
Ｃおいて立下シのパルスが発生する。
このＲｌＲ−Ｓフリップフロップ１４の出力端子Ｑの出
力はＷｏｌ、すなわち低電位となり、選択回路７によシ
クロツクＢの正相クロックＢが選択される。レジスタＤ
２からクロックＡで読出されたデータは、レジスタＤ３
においてクロックＢで取込まれる。さらてレジスタＤ４
においてクロックＢで取込まれる。
力はＷｏｌ、すなわち低電位となり、選択回路７によシ
クロツクＢの正相クロックＢが選択される。レジスタＤ
２からクロックＡで読出されたデータは、レジスタＤ３
においてクロックＢで取込まれる。さらてレジスタＤ４
においてクロックＢで取込まれる。
この場合の各部におけるパルスや電位のタイミングチャ
ートは第４図（ｂ）ケース２に示しである。
ートは第４図（ｂ）ケース２に示しである。
最後だ、クロックＡの正相クロックとクロックＢの正相
クロック、逆相クロックの立上夛が、いずれも全く一致
しない時、ナンド回路１２，１３の出力は共に１１１で
、Ｒ−Ｓフリップフロップ１４の出力端子Ｑの出力は１
１１まだは＠０１となり、選択回路７によシクロツクＢ
１または逆相クロックＢのいずれか一方だけ選択され、
デジタル回路ＩＡのデータは、デジタル回路ＩＢへ誤シ
なく取込まれて行く。
クロック、逆相クロックの立上夛が、いずれも全く一致
しない時、ナンド回路１２，１３の出力は共に１１１で
、Ｒ−Ｓフリップフロップ１４の出力端子Ｑの出力は１
１１まだは＠０１となり、選択回路７によシクロツクＢ
１または逆相クロックＢのいずれか一方だけ選択され、
デジタル回路ＩＡのデータは、デジタル回路ＩＢへ誤シ
なく取込まれて行く。
この場合の各部におけるパルスや電位のタイミンダチャ
ートは、第４図（Ｃ）ケース３だ示されている。
ートは、第４図（Ｃ）ケース３だ示されている。
（発明の効果）
以上説明したように、本発明は、一方のデジタル回路よ
）データを読出し、これを他のデジタル回路に書込む場
合、読出しクロックＡと書込みクロックＢの位相関係を
判定し、読出しクロックＢの立上シ、立下シを自動的に
選択することによシ、書込みクロックと読出しクロック
が同時におこらないようにし、データを誤りなく伝送す
る。本発明にはとのような効果がある。
）データを読出し、これを他のデジタル回路に書込む場
合、読出しクロックＡと書込みクロックＢの位相関係を
判定し、読出しクロックＢの立上シ、立下シを自動的に
選択することによシ、書込みクロックと読出しクロック
が同時におこらないようにし、データを誤りなく伝送す
る。本発明にはとのような効果がある。
第１図は本発明によるクロック乗りかえ回路の一実施例
のブロック図、第２図は第１図実施例における判定回路
の詳細を示すブロック図、第３図は従来のクロック乗り
かえ回路のブロック図、第４図は読出しクロックＡと書
込みクロックＢとの位相関係を示すタイミング図である
。 ＩＡ、ＩＢ・・・デジタル回路、２〜４・・・レジスタ
Ｄ、６・・・インバータ回路、７・・・選択回路、訃・
・判定回路、９〜１１・・・パルス発生回路、１２，１
３・・・ナンド回路、１４・・・Ｒ−Ｓフリップフロッ
プ、１５．１６・・・レジスタＤ０ 代理人 弁理士 本 庄 伸 介 第１図 第３図 ＣＬＫ Ａ ！（ルス＃！ｆＤ升１１椿
゛
。 バ４ヌを生ｅ美１１０ムカ 第４図（ａ） ）ｙ−ス１ ＣＬＫ Ａ ム’ルｊｆｔ＠Ｊ）１１：Ａ／） ハ゛ルス４１タロ、！８１０山力 第４図（ｔ）） ）ｒ−ス２
のブロック図、第２図は第１図実施例における判定回路
の詳細を示すブロック図、第３図は従来のクロック乗り
かえ回路のブロック図、第４図は読出しクロックＡと書
込みクロックＢとの位相関係を示すタイミング図である
。 ＩＡ、ＩＢ・・・デジタル回路、２〜４・・・レジスタ
Ｄ、６・・・インバータ回路、７・・・選択回路、訃・
・判定回路、９〜１１・・・パルス発生回路、１２，１
３・・・ナンド回路、１４・・・Ｒ−Ｓフリップフロッ
プ、１５．１６・・・レジスタＤ０ 代理人 弁理士 本 庄 伸 介 第１図 第３図 ＣＬＫ Ａ ！（ルス＃！ｆＤ升１１椿
゛
。 バ４ヌを生ｅ美１１０ムカ 第４図（ａ） ）ｙ−ス１ ＣＬＫ Ａ ム’ルｊｆｔ＠Ｊ）１１：Ａ／） ハ゛ルス４１タロ、！８１０山力 第４図（ｔ）） ）ｒ−ス２
Claims (1)
- クロックＡで動作しているデジタル回路Ａと、前記クロ
ックＡと同じ周波数のクロックＢで動作しているデジタ
ル回路Ｂと、前記クロックＡとクロックＢの位相関係を
判定する位相判定回路と、前記位相判定回路の判定結果
により、前記クロックＢの正相クロックと逆相クロック
のいづれか一方を自動的に選択する選択回路とを有する
ことを特徴とするクロック乗りかえ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24187586A JPH0625957B2 (ja) | 1986-10-09 | 1986-10-09 | クロツク乗りかえ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24187586A JPH0625957B2 (ja) | 1986-10-09 | 1986-10-09 | クロツク乗りかえ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6395518A true JPS6395518A (ja) | 1988-04-26 |
| JPH0625957B2 JPH0625957B2 (ja) | 1994-04-06 |
Family
ID=17080830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24187586A Expired - Lifetime JPH0625957B2 (ja) | 1986-10-09 | 1986-10-09 | クロツク乗りかえ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0625957B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106249807A (zh) * | 2015-06-11 | 2016-12-21 | 英飞凌科技股份有限公司 | 用于集成电路时钟分配的系统和方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51120637A (en) * | 1975-04-15 | 1976-10-22 | Hitachi Ltd | Signal transmission system |
| JPS54162429A (en) * | 1978-06-13 | 1979-12-24 | Nec Corp | Data transfer system |
-
1986
- 1986-10-09 JP JP24187586A patent/JPH0625957B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51120637A (en) * | 1975-04-15 | 1976-10-22 | Hitachi Ltd | Signal transmission system |
| JPS54162429A (en) * | 1978-06-13 | 1979-12-24 | Nec Corp | Data transfer system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106249807A (zh) * | 2015-06-11 | 2016-12-21 | 英飞凌科技股份有限公司 | 用于集成电路时钟分配的系统和方法 |
| CN106249807B (zh) * | 2015-06-11 | 2019-07-09 | 英飞凌科技股份有限公司 | 用于集成电路时钟分配的系统和方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0625957B2 (ja) | 1994-04-06 |
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