CN106249807B

CN106249807B - 用于集成电路时钟分配的系统和方法

Info

Publication number: CN106249807B
Application number: CN201610400188.8A
Authority: CN
Inventors: D.赫西登斯; R.霍; A.维斯格伯
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2015-06-11
Filing date: 2016-06-08
Publication date: 2019-07-09
Anticipated expiration: 2036-06-08
Also published as: US9490787B1; DE102016110627A1; CN106249807A

Abstract

本发明涉及用于集成电路时钟分配的系统和方法。实施例集成电路（IC）时钟分配器系统包括第一IC。第一IC包括时钟同步器电路和时钟发生器电路。时钟同步器电路包括耦合到第一时钟传递路径的第一输入，第一时钟传递路径包括外部IC中所包含的第一信号路径的部分的复制延迟。时钟同步器电路还包括耦合到第二时钟传递路径的第二输入。时钟发生器电路还包括耦合到参照振荡器和时钟同步器电路中的至少一个的输出的输入。第二时钟传递路径的延迟包括第一信号路径的延迟。

Description

用于集成电路时钟分配的系统和方法

技术领域

本发明大体涉及用于时钟分配的系统和方法，并且在具体实施例中涉及用于集成电路（IC）时钟分配的系统和方法。

背景技术

单个系统的多个IC之间的接口可用于各种应用。这些应用包括CPU与动态随机存取存储器（DRAM）（包括双倍数据速率同步DRAM（DDR SDRAM）、DDR2 SDRAM、DDR3 SDRAM协议）、系统级封装（SIP）之间的计算机接口以及其它IC到IC接口。

然而，使这样的多个IC系统同步存在许多挑战。在大IC上，可以使用时钟树以确保时钟信号以控制时钟信号在它们到达各种时钟控制组件（诸如寄存器）时的时滞的方式遍及芯片传播。通常针对多IC系统中的每一个IC使这样的时钟树单独地均衡。在均衡之后，每一个时钟树可以包括独立导出数目的缓冲器，其提供独立设计的延迟量。每一个IC的输入和输出路径内的电路还可以引起时间延迟，并且这些电路可以包括静电放电（ESD）保护电路、电压电平移位器、输入驱动器和输出驱动器。这些输入和输出路径电路的延迟和每一个时钟树缓冲器的延迟可以随着每一个IC的独立地变化的过程、电压和温度（PVT）变化而变化。时钟树缓冲器的延迟使递送到每一个相应IC的时钟控制特征的时钟信号的时滞均衡。然而，在各个芯片水平上使时钟脉冲相位差均衡可能不保证多IC系统中的多个IC之上的低时钟脉冲相位差。

发明内容

提供了用于集成电路（IC）时钟分配的实施例方法。方法包括通过第一时钟传递路径从第一IC接收时钟信号。第一时钟传递路径包括第二时钟传递路径的部分的复制延迟。方法还包括：通过第二IC生成第二IC的时钟信号；通过第二时钟传递路径传送第二IC时钟信号；从第二时钟传递路径接收第二IC时钟信号；以及通过第二IC依照所接收的第一IC时钟信号和所接收的第二IC时钟信号来确定时钟根信号。

还提供了实施例IC时钟分配电路。电路配置成通过第一时钟传递路径从第一IC接收时钟信号。第一时钟传递路径包括第二时钟传递路径的部分的复制延迟。电路还配置成：通过第二IC生成第二IC的时钟信号；通过第二时钟传递路径传送第二IC时钟信号；从第二时钟传递路径接收第二IC时钟信号；以及通过第二IC依照所接收的第一IC时钟信号和所接收的第二IC时钟信号来确定时钟根信号。

还提供了实施例集成电路时钟分配器系统。IC时钟分配器系统包括第一IC。第一IC包括时钟同步器电路和时钟发生器电路。时钟同步器电路包括耦合到第一时钟传递路径的第一输入，第一时钟传递路径包括外部IC中所包含的第一信号路径的部分的复制延迟。时钟同步器电路还包括耦合到第二时钟传递路径的第二输入。时钟发生器电路还包括耦合到参考振荡器和时钟同步器电路中的至少一个的输出的输入。第二时钟传递路径的延迟包括第一信号路径的延迟。

附图说明

为了更加完整地理解本发明及其优点，现在参照结合附图进行的以下描述，在附图中：

图1A示出依照本发明的实施例的具有经互连以共享数据和时钟信号的两个IC的多IC系统的框图；

图1B示出依照本发明的实施例的包括各自向数据信号添加延迟的输入/输出（I/O）部段和芯片间部段的双IC系统的框图；

图1C示出提供针对双IC系统的数据路径的进一步细节的框图；

图2A示出依照本发明的实施例的其中锁相环（PLL）减少数据寄存器的定时差异的双IC系统的框图；

图2B示出依照本发明的实施例的进一步减少数据寄存器之间的定时差异的双IC系统的可替换配置的框图；

图2C示出依照本发明的实施例的其中两个IC具有PLL的双IC系统的框图；

图2D示出依照本发明的实施例的其中两个PLL具有遍历IC到IC接口的输出路径的双IC系统的框图；

图2E示出依照本发明的实施例的其中仅PLL被提供参考时钟信号的双IC系统的框图；

图3A示出依照本发明的实施例的用于同步双IC系统的方法的流程图；以及

图3B示出依照本发明的实施例的进一步减少双IC系统的寄存器定时差异的可替换方法的流程图。

具体实施方式

在下文详细讨论当前优选实施例的做出和使用。然而应当领会到，本发明提供可以被体现在各种各样具体上下文中的许多适用的发明概念。所讨论的具体实施例仅仅说明做出和使用本发明的具体方式，并且不限制本发明的范围。

将参照具体上下文（用于向两个IC分配时钟信号的系统和方法）中的优选实施例来描述本发明。另外的实施例可以被应用于向多于两个IC共享时钟信号的其它时钟分配系统。

在实施例中，在第一IC和第二IC之间双向地发送和接收数据，并且通过第一IC和第二IC的时钟树所生成的时钟信号对该数据进行时钟控制。时钟同步器电路和两个IC之间的时钟传递路径用于最小化第一IC时钟信号与第二IC时钟信号之间的数据时钟控制周期中的差异和时滞二者。时钟传递电路添加针对来自任一个IC的输入或输出的接口中的延迟，以及来自例如芯片间边界中的连接键合件的芯片间延迟。位于第二IC中并且可以例如为PLL或DLL的时钟同步器电路补偿时钟传递路径的延迟和时钟树的延迟。

第一IC具有输出第一时钟信号的时钟生成电路，第一时钟信号跨芯片间边界被传递以便用作向时钟同步器的输入。第二IC的时钟生成电路生成提供给另一时钟传递路径的第二时钟信号，所述另一时钟传递路径是跨过芯片间边界一次并且然后第二次通过芯片间边界跨回以提供时钟同步器的另一输入的循环路径。时钟同步器生成时钟根信号，其是时钟树合成的根并且作为输入被提供给一个IC的时钟生成电路。

图1A示出实施例多IC系统，其具有经互连以共享数据和时钟信号的两个IC 102和104。IC 102包括时钟发生器122并且IC 104包括时钟发生器124。IC 102还包括数据寄存器120A，并且IC 104包括数据寄存器120B。

在图1A的实施例中，寄存器120A和寄存器120B中的每一个具有相应时钟输入（＞）、数据输入（D）和数据输出（Q），其提供由寄存器的相应时钟输入时钟控制的数据序列所组成的数据输入和输出信号。寄存器120A和120B分别表示设置在IC 102和IC 104上的一个或多个时钟控制电路。在IC 102中，时钟发生器122生成第一时钟信号并且将该第一时钟信号提供给寄存器120A的时钟输入。在IC 104中，时钟发生器124生成第二时钟信号并且将该第二时钟信号提供给寄存器120B的时钟输入。时钟发生器122和时钟发生器124的输出信号中的每一个的定时随着可以作为例如参考振荡器或时钟同步器125的输出的相应时钟发生器输入而变化。时钟发生器122输出信号的定时还随着时钟发生器122内部的PVT可变延迟而变化，并且时钟发生器124输出信号的定时还随着时钟发生器124内部的PVT可变延迟而变化。

用于调节时钟发生器122和时钟发生器124的输出定时中的一个或两个的初始设置发生例如在IC 102和IC 104的启动期间。在该初始设置之后，寄存器120A被“时钟控制”，即被触发以在依照时钟发生器122的数据时钟控制周期的数据时钟控制时间处发送其数据输出信号和/或接收器其数据输入信号。依照时钟发生器124的数据时钟控制周期而对寄存器120B类似地时钟控制，并且在初始设置期间，时钟发生器122和时钟发生器124的输出信号的相对定时被补偿以最小化其数据时钟控制周期之间的任何差异。

在一些实施例中，时钟信号的数据时钟控制周期是如在寄存器120A或寄存器120B的时钟输入处所检测的时钟信号的周期开始边缘与周期结束边缘之间的定时差异。在使用N循环数据时钟控制（其中N是大于或等于一的整数）的一些实施例中，周期开始边缘是上升沿或下降沿，周期结束边缘是与周期开始边缘相同类型的边缘，并且特别地，周期结束边缘是在周期开始边缘之后第N个到达数据寄存器的相同类型边缘。在其它N循环数据时钟控制实施例中，周期开始边缘是上升沿或下降沿，周期结束边缘是与周期开始边缘相反类型的边缘（其中下降沿与上升沿相反，并且反之亦然），并且特别地，周期结束边缘是在周期开始边缘之后第N个到达数据寄存器的相反类型边缘。例如，在一些单循环时钟控制实施例中，周期开始边缘和周期结束边缘是接连的上升沿、接连的下降沿，分别是上升沿和紧随其后的下降沿，或者分别是下降沿和紧随其后的上升沿。

再次参照图1A，将来自寄存器120B的Q输出的数据输出信号通过第一数据路径发送给寄存器120A的数据输入，并且将来自寄存器120A的数据输出信号通过第二数据路径发送给寄存器120B的数据输入。这些数据路径中的每一个引入来自例如I/O垫、ESD保护电路、I/O缓冲器、电平移位器、输入驱动器的数据中的延迟以及芯片间延迟。引入到来自IC 102的任一数据路径的相应延迟可以随着与引入到来自IC 104的任一数据路径的延迟独立地变化的温度和电压而变化。

时钟同步器电路125从时钟发生器122接收第一时钟信号并且从时钟发生器124接收第二时钟信号。在时钟同步器125的输入处接收之前，将第一时钟信号从时钟发生器122跨第一时钟传递路径传递，第一时钟传递路径跨过芯片间边界。第二时钟信号由时钟发生器124提供给第二时钟传递路径，其是跨过芯片间边界一次并且然后第二次通过芯片间边界跨回来以提供时钟同步器125的另一输入的循环路径。第一时钟传递路径和循环时钟传递路径各自向通过它们传送的相应时钟信号添加延迟。在图1A的实施例中，循环时钟传递路径的延迟的至少部分作为延迟而被复制在第一时钟传递路径中。两个时钟传递路径中的这种复制延迟可以通过例如包括在两个时钟传递路径中的每一个中的相同电路或者不相同但具有近似相同延迟的电路来提供。

时钟同步器125比较第一时钟信号的经延迟版本和第二时钟信号的经延迟版本以确定时钟根信号。时钟同步器125将该时钟根信号提供给时钟发生器122或时钟发生器124中的一个，使得寄存器120A和120B中的一个或两个的时钟输入定时可以由此被调节以补偿由时钟发生器122、时钟发生器124所添加的延迟，以及两个时钟传递路径的延迟中的任何差异。在一些实施例中，时钟同步器125将时钟根信号提供给时钟发生器124，循环时钟传递路径是时钟闭合路径，并且时钟发生器122的输出信号具有从参考时钟信号导出的定时。在其它实施例中，时钟同步器124将时钟根信号提供给时钟发生器122，从时钟发生器122到时钟同步器125的时钟传递路径是时钟闭合路径，并且时钟发生器124的输出信号具有从参考时钟信号导出的定时。

图1B示出包括IC 102的第一I/O部段132和IC 104的第二I/O部段134的实施例多IC系统，其中的每一个包括各种IC接口电路，诸如I/O垫、ESD保护电路、I/O缓冲器和电平移位器。

参照图1B，时钟发生器122包括时钟树112，其包括随着IC 102的PVT变化而变化的内部延迟。时钟发生器124类似地包括时钟树114，其包括随着IC 104的PVT变化而变化的内部延迟。跨过时钟发生器122与时钟同步器125之间的芯片间部段118的时钟传递路径包括I/O部段132的输入接口电路144B和I/O部段132的输出接口电路145B。时钟发生器122与时钟同步器125之间的时钟传递路径还包括I/O部段134的输入接口电路147B和I/O部段134的输出接口电路146B。循环时钟传递路径包括含有I/O部段134的输入接口电路147C的第一信号路径、含有I/O部段134的输出接口电路146C的第二信号路径、含有I/O部段132的输入接口电路144C的第三信号路径、含有I/O部段132的输出接口电路145C的第四信号路径、以及芯片间部段118中的两个芯片间延迟路径152。按照信号流动的次序，循环时钟传递路径通过I/O部段134的输出接口电路146C、芯片间部段118的第一芯片间延迟路径152、I/O部段132的输入接口电路144C、I/O部段132的输出接口电路145C、第二芯片间延迟路径152以及然后I/O部段134的输入接口电路147C来发送时钟信号。

来自寄存器120B的Q输出的数据输出信号通过用于从IC 104输出的I/O部段134，然后通过连接IC 104和102的芯片间部段118的第三芯片间延迟路径152，并且然后通过用于输入到IC 102的I/O部段132而被发送给寄存器120A的数据输入。I/O部段134和I/O部段132中的每一个引入来自寄存器120B的数据输出信号中的延迟。类似地，来自寄存器120A的数据输出信号通过用于从IC 102输出的I/O部段132，通过芯片间部段118的第四芯片间延迟路径152，并且然后通过用于输入到IC 104的I/O部段134而被发送给寄存器120B的数据输入，其中的每一个引入来自寄存器120A的数据输出信号中的延迟。芯片间延迟路径可以包括例如连接IC 102和104的一个或多个键合件，诸如键合线、硅通孔（TSV）、倒装芯片连接等。在一些实施例中，时钟发生器122和时钟同步器125之间的时钟传递路径还包括连接IC102和104的芯片间部段118的一个或多个芯片间延迟路径152。

I/O部段132包括用于输入到IC 102的数据的输入数据子部段140和用于从IC 102输出的数据的输出数据子部段141。I/O部段134类似地包括用于针对IC 104的输入和输出数据的输入数据子部段143和输出数据子部段142。每一个数据子部段140、141、142和143是向经过它的数据添加相应延迟的数据路径并且可以包括缓冲器和/或组合逻辑。

I/O部段132还包括用于到IC 102的输入数据的输入接口电路144A。I/O部段132还包括用于来自IC 102的输出数据的输出接口电路145A。输入到IC 102的数据经过输入接口电路144A，并且从IC 102输出的数据经过输出接口电路145A。I/O部段134类似地包括输入数据经过的输入接口电路147A和输出数据经过的输出接口电路146A。

循环时钟传递路径、时钟发生器122与时钟同步器125之间的时钟传递路径、数据路径的输入接口电路144A-144C和147A-147C中的每一个可以包括ESD保护设备、输入电平移位器、输入驱动器、输入垫等。输出接口电路145A-145C和146A-146C中的每一个可以包括ESD保护设备、输出电平移位器、输出驱动器、输出垫等。跨输入接口电路144A-144C和147A-147C及输出接口电路145A-145C和146A-146C中的每一个的电压可以是相应可变电压，使得输入接口电路和输出接口电路可以在输入路径或输出路径中被彼此串联放置。在一些实施例中，这样的一对接口电路的可变电压可以被调节以提供作为输入电压或输出电压的组合电压。

前述时钟树、输入接口电路、输入数据子部段、输出接口电路、输出数据子部段以及IC 102和IC 104的芯片间延迟路径中的每一个向经过它的信号添加相应PVT可变延迟。

在该公开中，由IC 102和IC 104的组件添加的延迟将通过以下命名法来引用：时钟树112添加延迟TC1，时钟树114添加延迟TC2，输入接口电路144A-144C添加延迟EI1，输入数据子部段140添加延迟DI1，输出接口电路145A-145C添加延迟EO1，输出数据子部段141添加延迟DO1，输入接口电路147A-147C添加延迟EI2，输入数据子部段143添加延迟DI2，输出接口电路146A-146C添加延迟EO2，并且输出数据子部段142添加延迟DO2。

芯片间边界中的芯片间延迟路径152还向在IC 102与IC 104之间的任一方向通过的数据或其它信号添加延迟。在图1B的实施例中，每一个这样的芯片间延迟路径152具有作为每一个其它芯片间延迟路径152的复制延迟的延迟BO。在一些实施例中，该芯片间延迟BO可以例如小于5皮秒。在一些实施例中，相同芯片间延迟152的多个实例，例如多个链接键合件或者连接键合件和具有连接键合件的复制延迟的缓冲区，可以串联连接在IC 102与IC104之间的相同信号路径中。这样的多个芯片间延迟152向信号添加作为BO的倍数的延迟。

在图1B的实施例中，时钟发生器122和时钟同步器125之间的时钟传递路径和循环时钟传递路径在物理上不同于寄存器120A与寄存器120B之间的数据路径，但是输入接口电路144A-144C全部复制彼此的延迟。类似地，输出接口电路145A-145C全部复制彼此的延迟；输出接口电路146A-146C全部复制彼此的延迟；并且输入接口电路147A-147C全部复制彼此的延迟。在一些实施例中，输入接口电路144A-144C可以是相同电路，输入接口电路147A-147C可以是相同电路，输出接口电路145A-145C可以是相同电路，并且输出接口电路146A-146C可以是相同电路。在其它实施例中，由数据路径内的输入或输出接口电路添加的延迟不会复制由两个时钟传递路径内的输入或输出接口电路添加的延迟。

在图1B的实施例中，作为分别与输入接口电路144C和输出接口电路146C相同的电路的输入接口电路144B和输出接口电路146B被包括在时钟发生器122与时钟同步器125之间的时钟传递路径内，使得该时钟传递路径的总延迟将更为接近地复制循环时钟传递路径的延迟。在其它实施例中，输入接口电路144B不是循环时钟传递路径的输入接口电路144C的相同电路，但是替代地包括复制输入接口电路144C的延迟的一个或多个缓冲器的组合；并且输出接口电路146B不是时钟发生器122与时钟同步器125之间的时钟传递路径的输出接口电路146C的相同电路，但是替代地包括复制循环时钟传递路径的输出接口电路146C的延迟的一个或多个缓冲器的组合。

现在参照图1C，框图提供了双IC系统的实施例数据路径的另外细节。IC 102的输入接口电路144A包括输入垫150、输入ESD保护电路151、输入缓冲器152和输入电平移位器154，其可以例如使输入数据的电压电平、输入数据的电流电平或二者移位。类似地，IC 104的输入接口电路147A包括输入垫168、输入ESD保护电路169、输入缓冲器170和输入电平移位器172。IC 102的输出接口电路145A包括输出电平移位器156、输出缓冲器157、输出ESD保护电路158和输出垫160。输出电平移位器156可以例如使输出数据的电压电平、输出数据的电流电平或二者移位。类似地，IC 104的输出接口电路146A包括输出电平移位器162、输出缓冲器163、输出ESD保护电路164和输出垫166。

双IC系统中的各种点具有相对于彼此的不同定时。在本公开中，将使用以下命名法来引用双IC系统中的各种点的定时：

a. 来自IC 102的时钟树112的第一时钟信号输出在信号定时F处到达寄存器120A的时钟输入。

b. 来自IC 104的时钟树114的第二时钟信号输出在信号定时C处到达寄存器120B的时钟输入。

c. 从寄存器120A的Q输出发送的IC 102输出数据在信号定时G处到达I/O部段132的输出。

d. IC 104输入数据在信号定时H处到达I/O部段134的输入。

e. IC 104输入数据在信号定时M处到达寄存器120B的D输入。

f. 从寄存器120B的Q输出发送的IC 104输出数据在信号定时P处到达I/O部段134的输出。

g. IC 102输入数据在信号定时R处到达I/O部段132的输入。

h. IC 102输入数据在信号定时S处到达寄存器120A的D输入。

如果满足特定要求，则数据寄存器120A的时钟输入定时（即来自时钟树112的输出定时）或数据寄存器120B的时钟输入定时（即来自时钟树114的输出定时）可以被调节以补偿由时钟树112、时钟树114、I/O部段132、芯片间延迟路径152和I/O部段134向时钟发生器122与时钟同步器125之间的时钟传递路径所添加的PVT可变延迟。特别地，数据应当在用于将数据时钟控制到数据寄存器120A或数据寄存器120B中的信号定时之前到达数据寄存器120A或数据寄存器120B。在本公开中，数据到达时间与数据时钟控制定时之间的差异被称为“数据裕度（margin）”。如果在IC 102和IC 104中使用N循环数据时钟控制，则在以下不等式中根据用于在数据寄存器120A和120B之间的任意方向上对单个数据位或其它单个数据单元时钟控制的N循环数据时钟控制周期（）来阐述用于适当地补偿数据路径延迟的这些要求：

。

在一些实施例中，可以补偿时钟树112和/或时钟树114的输出的相对定时，使得IC102的寄存器120A的时钟输入处的定时F与IC 104的寄存器120B的时钟输入处的定时C之间的任何时滞或周期差异被减少。取决于数据传送方向，任何未经补偿的时滞添加或移除数据裕度的部分。

现在参照图2A，示出实施例双IC系统，在实施例双IC系统中IC 104的时钟发生器124使用PLL 208作为时钟同步器125。在该实施例中，向IC 102的时钟发生器122提供参考时钟信号。该参考时钟信号可以通过例如可以位于IC 102中或者可以在IC 102外部的晶体振荡器或其它稳定电子振荡器而被提供。

在图2A的实施例中，在第一时钟信号经过I/O部段132、经过芯片间部段118并且然后经过I/O部段134之后，时钟树112将该第一时钟信号提供给PLL 208的PH0相位输入，其中的每一个向第一时钟信号中引入延迟。I/O部段132借助于通过I/O部段132的输入接口电路144B和输出接口电路145B（二者在图1B中示出）分别发送它而向来自时钟树112的时钟信号输出中引入延迟EI1和另一延迟EO1。在图2A的实施例中，芯片间部段118然后借助于通过芯片间延迟路径152（在图1B中示出）发送信号而向时钟树112的时钟信号输出添加单个延迟BO。

I/O部段134然后通过使时钟树112的时钟信号输出路由通过I/O部段134的输入接口电路147B和输出接口电路146B（二者在图1B中示出）而向时钟树112的时钟信号输出中分别引入延迟EI2和EO2。在图2A的实施例中，当第一时钟信号到达PLL 208的PH0输入时，第一时钟信号具有信号定时B，其通过以下等式而与F相关：

。

在时钟信号已经通过经过I/O部段134、芯片间部段118和I/O部段132的环路而被延迟之后，PLL 208还在PLL 208的PH1相位输入处接收由IC 104的时钟树114生成的该时钟信号。该时钟信号首先由时钟树114基于PLL 208的输出而生成。PLL 208通过追踪和补偿时钟发生器122与时钟同步器125之间的时钟传递路径的输出和循环时钟传递路径的输出的PVT可变时钟定时来同步用于对寄存器120A和120B之间的数据时钟控制的定时。

当IC 104处于旁路模式中时，诸如例如当IC 104被单独测试时，来自时钟树114的输出的环路能够被旁路。在旁路模式期间，第二时钟信号由直接从时钟树114的输出连接到PLL 208的PH1输入的旁路开关提供。当IC 104不处于旁路模式中时，在馈送回到PLL 208的PH1输入之前，来自时钟树114的时钟信号输出在它第一次经过I/O部段134时被延迟EO2，然后在它第一次经过芯片间部段118时被延迟BO，然后在I/O部段132中被延迟EI1，然后在I/O部段132中被延迟EO1，然后在它第二次经过芯片间部段118时被延迟BO，然后在它第二次经过I/O部段134时被延迟EI2。在图2A的实施例中，延迟EI2、EO2、EI1和EO1通过输入接口电路147C、输出接口电路146C、输入接口电路144C和输出接口电路145C（全部在图1B中示出）而分别被提供在循环时钟传递路径中。在其它实施例中，这些延迟中的一些或全部通过设计成复制时钟发生器122与时钟同步器125之间的时钟传递路径的延迟的一个或多个缓冲器而被添加到循环时钟传递路径。

在图2A的实施例中，芯片间部段118还借助于通过从IC 104到IC 102的路径上的第一芯片间延迟路径152并且然后通过从IC 102回到IC 104的路径上的第二芯片间延迟路径152发送信号而向循环时钟传递路径中的第二时钟信号添加第一延迟BO和第二延迟BO。因此，当第二时钟信号到达PH1时，第二时钟信号具有信号定时B'，其通过以下等式与IC102的寄存器120A的时钟输入处的定时C相关：

。

因为PLL 208调节其根时钟信号输出的定时直到其输入处的信号定时B'和B依照PLL 208的分辨率可区分，因此从等式3和4可以看出，定时F（在IC 102的寄存器120A的时钟输入处）通过以下等式与定时C（在IC 104的寄存器120B的时钟输入处）相关：

。

在图2A的实施例中，因而，相对于IC 102的寄存器120A的时钟输入处的定时F，IC104的寄存器120B的时钟输入处的定时C提前了芯片间延迟路径152的延迟量BO（在图1B-C中示出）。

图2B示出了可替换实施例双IC系统，在可替换实施例双IC系统中IC 104具有PLL208并且配置成调节IC 104的寄存器120B的时钟输入处的定时C以便进一步减少相对于IC102的寄存器120A的时钟输入处的定时F的时滞。该实施例与图2A的实施例相同，除了因为由时钟树112生成的第一时钟信号被发送到PLL 208的PH0输入，所以通过时钟发生器122与时钟同步器125之间的时钟传递路径添加到该第一时钟信号的延迟相对于图2A的实施例增加量BO。在一些实施例中，时钟发生器122与时钟同步器125之间的时钟传递路径的该第二延迟BO借助于通过与芯片间部段118的第一芯片间延迟路径152串联的第二芯片间延迟路径152（在图1B中示出）发送信号而被添加在芯片间部段118中；该第一时钟传递路径的这两个芯片间延迟路径构成芯片间部段118的第五芯片间延迟路径152和第六芯片间延迟路径152，其被添加到循环时钟传递路径和两个数据路径的其它四个芯片间延迟路径152。在其它实施例中，时钟发生器122和时钟同步器125之间的时钟传递路径中的第二延迟BO通过设计成复制芯片间延迟路径152的延迟的一个或多个缓冲器而被添加。

现在参照图2C，示出实施例双IC系统，在该实施例双IC系统中IC 102和IC 104二者具有PLL。该实施例与图2A的实施例相同，除了IC 102具有其自身的PLL 210，参考时钟信号被提供给PLL 210的PH0输入而不是时钟树112，并且从时钟树112输出的时钟信号被提供给PLL 210的PH1相位输入，其另外被提供给I/O部段132。

该PLL 210对时钟树112的时钟信号输出进行延迟使得时钟树112的时钟信号与参考时钟信号同相，这减少必须由IC 104的PLL 208执行的定时补偿量。类似于图2A的实施例，芯片间部段118仅向PLL 208的PH0输入与时钟树112的输出之间的路径中的时钟信号添加单个延迟BO。在更类似于图2B的实施例的其它实施例中，芯片间部段118向PLL 208的PH0输入与时钟树112的输出之间的时钟信号添加延迟2BO。

现在参照图2D，示出实施例双IC系统，在实施例双IC系统中IC 102和104二者具有PLL，并且两个PLL具有遍历芯片间部段118的输出路径。该实施例与图2C的实施例相同，除了从时钟树112输出的时钟信号仅在IC 102处于旁路模式中时被直接馈送回到PLL 210的PH1输入，并且否则该第一时钟信号通过耦合到PLL 208的PH0输入的反馈回路而被提供给PLL 210的PH1输入。该第一时钟信号在PLL 208的PH0输入处分接并且在到达PLL 210的PH1输入之前通过I/O部段134、芯片间部段118和I/O部段132而被延迟。I/O部段134借助于通过与输出接口电路146B（在图1B中示出）相同的电路发送该第一时钟信号而向第一时钟信号添加延迟EO2。在其它实施例中，该延迟EO2通过设计成复制输出接口电路146B的延迟的一个或多个缓冲器而被添加。在图2D的实施例中，芯片间部段118然后借助于通过芯片间延迟路径152（在图1B中示出）发送第一时钟信号而向第一时钟信号添加延迟BO。I/O部段132然后借助于通过与输入接口电路144B（在图1B中示出）相同的电路发送第一时钟信号而添加延迟EO1。在其它实施例中，该延迟EO1通过设计成复制输入接口电路144B的延迟的一个或多个缓冲器而被添加。

现在参照图2E，示出实施例双IC系统，其与图2A的实施例相同，除了参考时钟信号被提供给IC 104的时钟发生器124（现在被示出在左边），来自PLL 208的时钟根信号输出被提供给IC 102的时钟发生器122（现在被示出在右边），并且将PLL 208的相位输入交换，其中PH0相位输入接收循环时钟传递路径的输出并且PH1相位输入接收时钟发生器122与时钟同步器125之间的时钟传递路径的输出。PLL 208的时钟根信号输出在到达IC 102的时钟发生器122的时钟树112之前通过I/O部段134、芯片间部段118和I/O部段132而被延迟。I/O部段134借助于通过与输出接口电路146C（在图1B中示出）相同的电路发送时钟根信号而向时钟根信号添加延迟EO2。在其它实施例中，该延迟通过设计成复制输出接口电路146C的延迟的一个或多个缓冲器而被添加。在图2E的实施例中，芯片间部段118然后借助于通过芯片间延迟路径152（在图1B中示出）发送第一时钟信号而向第一时钟信号添加延迟BO。I/O部段132然后借助于通过与输入接口电路144C（在图1B中示出）相同的电路发送第一时钟信号而添加延迟EI1。在其它实施例中，该延迟通过设计成复制输入接口电路144C的延迟的一个或多个缓冲器而被添加。

图3A示出用于同步多IC系统中的第一IC和第二IC的实施例方法的流程图。方法在步骤302处开始。在步骤304处，第一IC的时钟树生成时钟信号。在一些实施例中，第一IC的时钟树直接在其输入处接收参考时钟信号。在其它实施例中，在时钟根信号已经在两个IC之间通过而被延迟之后，第一IC的时钟树从PLL接收时钟根信号输出。在仍其它的实施例中，第一IC具有控制其时钟树的PLL，并且该PLL具有接收参考时钟信号的一个相位输入以及直接地从时钟树接收或者在时钟信号已经在两个IC之间通过而被延迟之后接收第一IC的时钟信号的另一个相位输入。在步骤306处，第一IC的时钟信号被提供给第一IC的数据寄存器并且还被提供给第一IC与第二IC之间的第一时钟传递路径。在步骤308处，在被延迟了延迟之后，在第二IC的PLL的第一输入处从第一时钟传递路径接收第一IC的时钟信号。在步骤310处，第二IC的时钟树生成时钟信号。在一些实施例中，基于第二IC的PLL输出而生成第二IC的时钟信号。在其它实施例中，基于参考时钟信号而生成第二IC的时钟信号。在步骤311处，第二IC的该时钟信号被提供给第二IC的数据寄存器的时钟输入。第二IC的时钟信号还被提供给耦合到其PLL的循环时钟传递路径。在步骤312处，在循环时钟传递路径中被延迟了延迟之后，在第二IC的PLL的第二输入处从循环时钟传递路径接收第二IC的时钟信号。在步骤314处，基于第二IC的PLL的第一和第二输入是否彼此同相而做出流决策。如果这些PLL输入不同相，则流在步骤318处继续，并且否则流在步骤324处继续。在步骤318处，第二IC的PLL的输出被提前或延迟直到其两个输入同相。

在步骤324处，然后基于是否存在要从第一IC或第二IC发送的数据而做出流决策。如果是这样的话，则流在步骤326处继续，但是如果不存在要发送的数据，则流在步骤330处继续。在步骤326处，通过第一IC的数据寄存器（通过第一IC时钟信号来时钟控制）或者第二IC的数据寄存器（通过第二IC时钟信号来时钟控制）中的一个发送数据位。然后在步骤328处，在没有发送数据位的第二或第一IC中的不论哪一个的数据寄存器处接收所发送的数据位，并且依照接收IC的时钟信号将数据位时钟控制到接收IC的数据寄存器中。如果不存在要发送的数据，则在步骤330处，就是否继续以相位锁定操作做出流决策。因为实现相位锁定可能招致时间损失，所以在一些实施例中，相位锁定发生在IC启动期间并且维持直到两个IC中的至少一个切断。在这样的实施例中，在步骤330处继续相位锁定的决策可以是继续操作而不切断IC中的任一个的决策。如果要继续相位锁定，则流返回到步骤314。否则，方法在步骤332处结束。

图3B示出用于同步多IC系统中的第一IC和第二IC的可替换实施例方法的流程图。图3B的方法与图3A的方法相同，除了步骤308已经被替换为步骤309。在步骤309处，在第二IC的PLL的第一输入处从第一IC所接收的时钟信号的延迟已经相对于图3A的步骤308增加量BO。

本发明的说明性实施例具有以下优点：减少具有独立均衡的时钟树的多个IC之间的周期差异和时滞。实施例系统可以使用例如多个IC之间的同步对接以减少等待时间并且增加系统吞吐量。

在实施例中，用于集成电路（IC）时钟分配的方法包括通过第一时钟传递路径从第一IC接收时钟信号。第一时钟传递路径包括第二时钟传递路径的部分的复制延迟。方法还包括：通过第二IC生成第二IC的时钟信号；通过第二时钟传递路径传送第二IC时钟信号；从第二时钟传递路径接收第二IC时钟信号；以及通过第二IC依照所接收的第一IC时钟信号和所接收的第二IC时钟信号来确定时钟根信号。在一些实施例中，第二时钟传递路径包括第一信号路径和第二信号路径；第一时钟传递路径的延迟包括第一信号路径的部分的复制延迟和第二信号路径的部分的复制延迟；第一信号路径过包括第二IC的输入接口电路；并且第二信号路径包括第二IC的输出接口电路。

在一些实施例中，用于IC时钟分配的方法包括通过第一数据路径依照第二IC时钟信号的两个边缘之间的第二IC数据时钟控制周期来传送第二IC的数据寄存器的输出信号。这样的实施例还包括从第二数据路径在第二IC的接收时钟控制时间处依照第二IC数据时钟控制周期来接收第二IC数据寄存器的输入信号。第二IC接收时钟控制时间不早于第二IC的数据到达时间，其是来自第二数据路径的数据单元在第二IC数据寄存器处的到达时间。

在一些实施例中，用于IC时钟分配的方法包括通过第一IC生成第一IC时钟信号。这样的实施例还包括：通过第二数据路径依照第一IC时钟信号的两个边缘之间的第一IC数据时钟控制周期来传送第一IC的数据寄存器的输出信号；从第一数据路径在第一IC的接收时钟控制时间处依照第一IC时钟信号来接收第一IC数据寄存器的输入信号；以及通过第一时钟传递路径来传送第一IC时钟信号。第一IC接收时钟控制时间不早于第一IC的数据到达时间，其是来自第一数据路径的数据单元在第一IC数据寄存器处的到达时间。第二时钟传递路径还包括第三信号路径、第四信号路径、第一芯片间延迟路径和第二芯片间延迟路径。第一时钟传递路径的延迟还包括第三信号路径的部分的复制延迟、第三芯片间延迟路径的延迟和第四信号路径的部分的复制延迟。第三信号路径包括第一IC的输入接口电路，并且第四信号路径包括第一IC的输出接口电路。在用于IC时钟分配的方法的一些实施例中，第一时钟传递路径还包括第四芯片间延迟路径。

在用于IC时钟分配的方法的一些实施例中，第一IC的输入接口电路包括输入垫、电压电平移位电路、电流电平移位电路、信号缓冲器和静电放电保护电路中的至少一个。在这样的实施例中，第一IC的输出接口电路包括输出垫、电压电平移位电路、电流电平移位电路、信号缓冲器和静电放电保护电路中的至少一个。在这样的实施例中，第二IC的输入接口电路包括输入垫、电压电平移位电路、电流电平移位电路、信号缓冲器和静电放电保护电路中的至少一个。在这样的实施例中，第二IC的输出接口电路包括输出垫、电压电平移位电路、电流电平移位电路、信号缓冲器和静电放电保护电路中的至少一个。

在用于IC时钟分配的方法的一些实施例中，生成第一IC时钟信号是依照包括参考振荡器的输出信号的参考时钟信号的，并且生成第二IC时钟信号是依照时钟根信号的。在其它实施例中，生成第一IC时钟信号是依照时钟根信号的，并且生成第二IC时钟信号是依照包括参考振荡器的输出信号的参考时钟信号的。

在一些实施例中，用于IC时钟分配的方法包括通过第二IC调节一对所接收的时钟信号中的至少一个以减少该对所接收的时钟信号之间的差异，该差异包括时滞和数据时钟控制周期中的差异中的至少一个。该对所接收的时钟信号包括从第一时钟传递路径所接收的第一IC时钟信号和从第二时钟传递路径所接收的第二IC时钟信号。第一IC接收时钟控制时间包括第一IC的接收数据裕度和第一IC数据到达时间的合计。第二IC接收时钟控制时间包括第二IC的接收数据裕度和第二IC数据到达时间的合计。该对所接收的时钟信号之间的未经减少的时滞被包括在第一IC接收数据裕度和第二IC接收数据裕度之一中。

在实施例中，IC时钟分配电路配置成通过第一时钟传递路径从第一IC接收时钟信号。第一时钟传递路径包括第二时钟传递路径的部分的复制延迟。电路还配置成：通过第二IC生成第二IC的时钟信号；通过第二时钟传递路径传送第二IC时钟信号；从第二时钟传递路径接收第二IC时钟信号；以及通过第二IC依照所接收的第一IC时钟信号和所接收的第二IC时钟信号来确定时钟根信号。在一些实施例中，第二时钟传递路径包括第一信号路径和第二信号路径；第一时钟传递路径的延迟包括第一信号路径的部分的复制延迟和第二信号路径的部分的复制延迟；第一信号路径包括第二IC的输入接口电路；并且第二信号路径包括第二IC的输出接口电路。

在一些实施例中，IC时钟分配电路配置成通过第一数据路径依照第二IC时钟信号的两个边缘之间的第二IC数据时钟控制周期来传送第二IC的数据寄存器的输出信号。这样的实施例还配置成在第二IC的接收时钟控制时间处依照第二IC数据时钟控制周期从第二数据路径接收第二IC数据寄存器的输入信号。第二IC接收时钟控制时间不早于第二IC的数据到达时间，其是来自第二数据路径的数据单元在第二IC数据寄存器处的到达时间。

在一些实施例中，IC时钟分配电路还包括第一IC。在这样的实施例中，IC时钟分配电路还配置成通过第一IC生成第一IC时钟信号。在这样的实施例中，IC时钟分配电路还配置成：通过第二数据路径依照第一IC时钟信号的两个边缘之间的第一IC数据时钟控制周期来传送第一IC的数据寄存器的输出信号；在第一IC的接收时钟控制时间处依照第一IC时钟信号从第一数据路径接收第一IC数据寄存器的输入信号；以及通过第一时钟传递路径传送第一IC时钟信号。第一IC接收时钟控制时间不早于第一IC的数据到达时间，其是来自第一数据路径的数据单元在第一IC数据寄存器处的到达时间。第二时钟传递路径还包括第三信号路径、第四信号路径、第一芯片间延迟路径和第二芯片间延迟路径。第一时钟传递路径的延迟还包括第三信号路径的部分的复制延迟、第三芯片间延迟路径的延迟和第四信号路径的部分的复制延迟。第三信号路径包括第一IC的输入接口电路，并且第四信号路径包括第一IC的输出接口电路。在IC时钟分配电路的一些实施例中，第一时钟传递路径还包括第四芯片间延迟路径。

在IC时钟分配电路的一些实施例中，第一IC的输入接口电路包括输入垫、电压电平移位电路、电流电平移位电路、信号缓冲器和静电放电保护电路中的至少一个。在这样的实施例中，第一IC的输出接口电路包括输出垫、电压电平移位电路、电流电平移位电路、信号缓冲器和静电放电保护电路中的至少一个。在这样的实施例中，第二IC的输入接口电路包括输入垫、电压电平移位电路、电流电平移位电路、信号缓冲器和静电放电保护电路中的至少一个。在这样的实施例中，第二IC的输出接口电路包括输出垫、电压电平移位电路、电流电平移位电路、信号缓冲器和静电放电保护电路中的至少一个。

在一些实施例中，IC时钟分配电路配置成：依照包括参考振荡器的输出信号的参考时钟信号来生成第一IC时钟信号；以及依照时钟根信号来生成第二IC时钟信号。在其它实施例中，IC时钟分配电路配置成：依照时钟根信号生成第一IC时钟信号；以及依照包括参考振荡器的输出信号的参考时钟信号来生成第二IC时钟信号。

在一些实施例中，IC时钟分配电路配置成通过第二IC调节一对所接收的时钟信号中的至少一个以减少该对所接收的时钟信号之间的差异，该差异包括数据时钟控制周期中的差异和时滞中的至少一个。该对所接收的时钟信号包括从第一时钟传递路径所接收的第一IC时钟信号和从第二时钟传递路径所接收的第二IC时钟信号。第一IC接收时钟控制时间包括第一IC的接收数据裕度和第一IC数据到达时间的合计。第二IC接收时钟控制时间包括第二IC的接收数据裕度和第二IC数据到达时间的合计。该对所接收的时钟信号之间的未经减少的时滞被包括在第一IC接收数据裕度和第二IC接收数据裕度之一中。

在实施例中，IC时钟分配器系统包括第一IC。第一IC包括时钟同步器电路和时钟发生器电路。时钟同步器电路包括耦合到第一时钟传递路径的第一输入，第一时钟传递路径包括外部IC中所包含的第一信号路径的部分的复制延迟。时钟同步器电路还包括耦合到第二时钟传递路径的第二输入。时钟发生器电路还包括耦合到参考振荡器和时钟同步器电路中的至少一个的输出的输入。第二时钟传递路径的延迟包括第一信号路径的延迟。在一些实施例中，时钟同步器电路还包括锁相环和数字锁定环中的至少一个，并且第一IC还包括输入接口电路和输出接口电路。在这样的实施例中，第一时钟传递路径的延迟还包括第二信号路径的部分的复制延迟和第三信号路径的部分的复制延迟；第二时钟传递路径包括第二信号路径和第三信号路径；第二信号路径包括第一IC的输入接口电路；并且第三信号路径包括第一IC的输出接口电路。

在IC时钟分配器系统的一些实施例中，第一IC包括数据寄存器。第一IC的数据寄存器包括耦合到第一IC时钟发生器电路的输出的时钟输入、耦合到第一数据路径的输出以及耦合到第二数据路径的输入信号。

在一些实施例中，IC时钟分配器系统包括第二IC，其是外部IC。第二IC包括时钟生成电路、数据寄存器、输入接口电路和输出接口电路。第二IC的数据寄存器包括耦合到第一IC时钟生成电路的输出的时钟输入、耦合到第二数据路径的输出和耦合到第一数据路径的数据输入。第二IC时钟生成电路包括耦合到第一时钟传递路径的输入的输出。第一时钟传递路径的延迟还包括第一芯片间延迟路径的延迟和第四信号路径的部分的复制延迟。第二时钟传递路径还包括第一信号路径、第二芯片间延迟路径、第三芯片间延迟路径和第四信号路径。第一信号路径包括第二IC的输出接口电路，并且第四信号路径包括第二IC的输入接口电路。在IC时钟分配器系统的一些实施例中，第一时钟传递路径还包括第三芯片间延迟路径的部分的复制延迟。

在IC时钟分配器系统的一些实施例中，第一IC的输入接口电路包括输入垫、电压电平移位电路、电流电平移位电路、信号缓冲器和静电放电保护电路中的至少一个。在这样的实施例中，第一IC的输出接口电路包括输出垫、电压电平移位电路、电流电平移位电路、信号缓冲器和静电放电保护电路中的至少一个。在这样的实施例中，第二IC的输入接口电路包括输入垫、电压电平移位电路、电流电平移位电路、信号缓冲器和静电放电保护电路中的至少一个。在这样的实施例中，第二IC的输出接口电路包括输出垫、电压电平移位电路、电流电平移位电路、信号缓冲器和静电放电保护电路中的至少一个。

在IC时钟分配器系统的一些实施例中，第一数据路径的延迟包括第三信号路径的部分的复制延迟、第四信号路径的部分的复制延迟和第四芯片间延迟路径的延迟。在这样的实施例中，第二数据路径的延迟包括第一信号路径的部分的复制延迟、第二信号路径的部分的复制延迟和第五芯片间延迟路径的延迟。

在一些实施例中，IC时钟分配器系统包括第二IC，其是外部IC，第一IC时钟发生器电路包括耦合到参考振荡器的输出的输入，并且第二IC包括时钟发生器电路，其包括耦合到时钟同步器电路的输出的输入。在其中IC时钟分配器系统包括作为外部IC的第二IC的其它实施例中，第一IC时钟发生器电路包括耦合到时钟同步器电路的输出的输入，并且第二IC包括时钟发生器电路，其包括耦合到参考振荡器的输出的输入。

尽管已经参照说明性实施例描述了本发明，但是该描述不意图以限制性意义来解释。在参照该描述时，说明性实施例的各种修改和组合，以及本发明的其它实施例对本领域技术人员将是显而易见的。因此，意图随附权利要求书涵盖任何这样的修改或实施例。

Claims

1.一种用于集成电路（IC）时钟分配的方法，所述方法包括：

通过第一时钟传递路径从第一IC接收时钟信号，第一时钟传递路径包括第二时钟传递路径的部分的复制延迟；

通过第二IC生成第二IC的时钟信号；

通过第二时钟传递路径传送第二IC时钟信号；

从第二时钟传递路径接收第二IC时钟信号；以及

通过第二IC依照所接收的第一IC时钟信号和所接收的第二IC时钟信号来确定时钟根信号。

2.按照权利要求1所述的方法，其中：

第二时钟传递路径包括第一信号路径和第二信号路径；

第一时钟传递路径的延迟包括第一信号路径的部分的复制延迟和第二信号路径的部分的复制延迟；

第一信号路径包括第二IC的输入接口电路；并且

第二信号路径包括第二IC的输出接口电路。

3.按照权利要求2所述的方法，还包括：

通过第一数据路径依照第二IC时钟信号的两个边缘之间的第二IC数据时钟控制周期来传送第二IC的数据寄存器的输出信号；以及

在第二IC的接收时钟控制时间处依照第二IC数据时钟控制周期从第二数据路径接收第二IC数据寄存器的输入信号，其中

第二IC接收时钟控制时间不早于第二IC的数据到达时间，第二IC数据到达时间包括来自第二数据路径的数据单元在第二IC数据寄存器处的到达时间。

4.按照权利要求3所述的方法，还包括：

通过第一IC生成第一IC时钟信号；

通过第二数据路径依照第一IC时钟信号的两个边缘之间的第一IC数据时钟控制周期来传送第一IC的数据寄存器的输出信号；

在第一IC的接收时钟控制时间处依照第一IC时钟信号从第一数据路径接收第一IC数据寄存器的输入信号；以及

通过第一时钟传递路径传送第一IC时钟信号，其中

第一IC接收时钟控制时间不早于第一IC的数据到达时间，第一IC数据到达时间包括来自第一数据路径的数据单元在第一IC数据寄存器处的到达时间，

第二时钟传递路径还包括第三信号路径、第四信号路径、第一芯片间延迟路径和第二芯片间延迟路径，

第一时钟传递路径的延迟还包括第三信号路径的部分的复制延迟、第三芯片间延迟路径的延迟和第四信号路径的部分的复制延迟，

第三信号路径包括第一IC的输入接口电路，并且

第四信号路径包括第一IC的输出接口电路。

5.按照权利要求4所述的方法，其中第一时钟传递路径还包括第四芯片间延迟路径。

6.按照权利要求4所述的方法，其中：

第一IC的输入接口电路包括输入垫、电压电平移位电路、电流电平移位电路、信号缓冲器和静电放电保护电路中的至少一个；

第一IC的输出接口电路包括输出垫、电压电平移位电路、电流电平移位电路、信号缓冲器和静电放电保护电路中的至少一个；

第二IC的输入接口电路包括输入垫、电压电平移位电路、电流电平移位电路、信号缓冲器和静电放电保护电路中的至少一个；并且

第二IC的输出接口电路包括输出垫、电压电平移位电路、电流电平移位电路、信号缓冲器和静电放电保护电路中的至少一个。

7.按照权利要求6所述的方法，其中：

生成第一IC时钟信号是依照包括参考振荡器的输出信号的参考时钟信号的；并且

生成第二IC时钟信号是依照时钟根信号的。

8.按照权利要求6所述的方法，其中：

生成第一IC时钟信号是依照时钟根信号的；并且

生成第二IC时钟信号是依照包括参考振荡器的输出信号的参考时钟信号的。

9.按照权利要求6所述的方法，还包括：

通过第二IC调节一对所接收的时钟信号中的至少一个以减少该对所接收的时钟信号之间的差异，所述差异包括数据时钟控制周期中的差异和时滞中的至少一个，其中

该对所接收的时钟信号包括从第一时钟传递路径所接收的第一IC时钟信号和从第二时钟传递路径所接收的第二IC时钟信号，

第一IC接收时钟控制时间包括第一IC的接收数据裕度和第一IC数据到达时间的合计，

第二IC接收时钟控制时间包括第二IC的接收数据裕度和第二IC数据到达时间的合计，并且

该对所接收的时钟信号之间的未经减少的时滞被包括在第一IC接收数据裕度和第二IC接收数据裕度之一中。

10.一种集成电路（IC）时钟分配电路，配置成：

通过第二IC生成第二IC的时钟信号，其中IC时钟分配电路包括第二IC；

通过第二时钟传递路径传送第二IC时钟信号；

从第二时钟传递路径接收第二IC时钟信号；以及

11.按照权利要求10所述的电路，其中：

第二时钟传递路径包括第一信号路径和第二信号路径；

第一信号路径包括第二IC的输入接口电路；并且

第二信号路径包括第二IC的输出接口电路。

12.按照权利要求11所述的电路，还配置成：

13.按照权利要求12所述的电路，还包括第一IC，其中：

该电路还配置成

通过第一IC生成第一IC时钟信号，

通过第二数据路径依照第一IC时钟信号的两个边缘之间的第一IC数据时钟控制周期来传送第一IC的数据寄存器的输出信号，

在第一IC的接收时钟控制时间处依照第一IC时钟信号从第一数据路径接收第一IC数据寄存器的输入信号，以及

通过第一时钟传递路径传送第一IC时钟信号；

第一IC接收时钟控制时间不早于第一IC的数据到达时间，第一IC数据到达时间包括来自第一数据路径的数据单元在第一IC数据寄存器处的到达时间；

第二时钟传递路径还包括第三信号路径、第四信号路径、第一芯片间延迟路径和第二芯片间延迟路径；

第一时钟传递路径的延迟还包括第三信号路径的部分的复制延迟、第三芯片间延迟路径的延迟和第四信号路径的部分的复制延迟；

第三信号路径包括第一IC的输入接口电路；并且

第四信号路径包括第一IC的输出接口电路。

14.按照权利要求13所述的电路，其中第一时钟传递路径还包括第四芯片间延迟路径。

15.按照权利要求13所述的电路，其中：

16.按照权利要求15所述的电路，还配置成：

依照包括参考振荡器的输出信号的参考时钟信号来生成第一IC时钟信号；以及

依照时钟根信号来生成第二IC时钟信号。

17.按照权利要求15所述的电路，还配置成：

依照时钟根信号来生成第一IC时钟信号；以及

依照包括参考振荡器的输出信号的参考时钟信号来生成第二IC时钟信号。

18.按照权利要求15所述的电路，还配置成：

19.一种包括第一IC的集成电路（IC）时钟分配器系统，其中：

第一IC包括时钟同步器电路和时钟发生器电路；

时钟同步器电路包括

耦合到第一时钟传递路径的第一输入，第一时钟传递路径包括外部IC中所包含的第一信号路径的部分的复制延迟，以及

耦合到第二时钟传递路径的第二输入；并且

时钟发生器电路包括耦合到参考振荡器和时钟同步器电路中的至少一个的输出的输入，其中第二时钟传递路径的延迟包括第一信号路径的延迟。

20.按照权利要求19所述的系统，其中：

时钟同步器电路还包括锁相环和数字锁定环中的至少一个；

第一IC还包括输入接口电路和输出接口电路；

第一时钟传递路径的延迟还包括第二信号路径的部分的复制延迟和第三信号路径的部分的复制延迟；

第二时钟传递路径包括第二信号路径和第三信号路径；

第二信号路径包括第一IC的输入接口电路；并且

第三信号路径包括第一IC的输出接口电路。

21.按照权利要求20所述的系统，其中：

第一IC还包括数据寄存器；并且

第一IC的数据寄存器包括：

耦合到第一IC时钟发生器电路的输出的时钟输入；

耦合到第一数据路径的输出；以及

耦合到第二数据路径的输入。

22.按照权利要求21所述的系统，还包括第二IC，其中：

第二IC包括外部IC；

第二IC包括时钟生成电路、数据寄存器、输入接口电路和输出接口电路；

第二IC的数据寄存器包括：

耦合到第一IC时钟生成电路的输出的时钟输入，

耦合到第二数据路径的输出，以及

耦合到第一数据路径的数据输入；

第二IC时钟生成电路包括耦合到第一时钟传递路径的输入的输出；

第一时钟传递路径的延迟还包括第一芯片间延迟路径的延迟和第四信号路径的部分的复制延迟；

第二时钟传递路径还包括第一信号路径、第二芯片间延迟路径、第三芯片间延迟路径和第四信号路径；

第一信号路径包括第二IC的输出接口电路；并且

第四信号路径包括第二IC的输入接口电路。

23.按照权利要求22所述的系统，其中第一时钟传递路径还包括第三芯片间延迟路径的部分的复制延迟。

24.按照权利要求22所述的系统，其中：

25.按照权利要求22所述的系统，其中：

第一数据路径的延迟包括第三信号路径的部分的复制延迟、第四信号路径的部分的复制延迟和第四芯片间延迟路径的延迟；并且

第二数据路径的延迟包括第一信号路径的部分的复制延迟、第二信号路径的部分的复制延迟和第五芯片间延迟路径的延迟。

26.按照权利要求19所述的系统，还包括第二IC，其中：

第二IC包括外部IC；

第一IC时钟发生器电路包括耦合到参考振荡器的输出的输入；并且

第二IC包括时钟发生器电路，该时钟发生器电路包括耦合到时钟同步器电路的输出的输入。

27.按照权利要求19所述的系统，还包括第二IC，其中：

第二IC包括外部IC；

第一IC时钟发生器电路包括耦合到时钟同步器电路的输出的输入；并且

第二IC包括时钟发生器电路，该时钟发生器电路包括耦合到参照振荡器的输出的输入。