CN1410859A - 具有时钟信号传送线的半导体集成电路器件 - Google Patents

Abstract

本发明的课题是提供一种当在多条信号线上传送时钟信号时能够减小时钟脉冲相位差的半导体集成电路器件。半导体集成电路器件内的时钟信号传送线包含：沿其规定方向排列的多个直线部分和连接各个直线部分的多个折返部。连接时钟信号的多条信号线中的至少有2条与不同的直线部分连接。

Description

具有时钟信号传送线的半导体集成电路器件

技术领域

本发明涉及半导体集成电路器件，更详细的说，它涉及具有对多条信号线分配时钟信号的时钟信号传送线的半导体集成电路器件。

还有，本发明还涉及设计将时钟信号分配给多条信号线用的时钟信号传送线的布线图设计方法及布线图设计装置。

背景技术

图13是示出现有的半导体集成电路器件概略结构的方框图。

参照图13，半导体存储器件10内的子时钟线3从时钟总线1通过时钟驱动器2而被连接。进而对子时钟线3连接多条信号线4a～4f。对信号线4a～4f的每一条连接多个闩锁电路LT。

时钟信号CLK从图中未示出的时钟电路输出。时钟信号CLK从时钟总线1通过时钟驱动器2传送到子时钟线3上。在信号线4a～4f上分别插入主驱动器5a～5f。主驱动器5a～5f从子时钟线3接受时钟信号CLK，将时钟信号CLK输出给连接在信号线4a～4f的每一条上的多个闩锁电路。

在图13中，由于连接到信号线4a～4f的每一条的闩锁电路数不同，故具有各自不同的连接电容。由于该不同的连接电容的原因产生时钟脉冲相位差。

在被连接的闩锁电路数最大的信号线4a中，闩锁电路LT1是连接在离信号线4a与子时钟线3的连接点最远处的闩锁电路。还有，在被连接的闩锁电路数最少的信号线4f中，闩锁电路LT2是连接在离信号线4f与子时钟线3的连接点最近处的闩锁电路。从时钟驱动器2输出的时钟信号CLK到达闩锁电路LT1的时间与从时钟驱动器2输出的时钟信号CLK到达闩锁电路LT2的时间产生大的差值，即产生大的时钟脉冲相位差。有必要将时钟脉冲相位差控制在容限内。当产生超过容限的时钟脉冲相位差的情况下，必须变更半导体集成电路器件内的电路或者布线的布局图。

发明内容

本发明的目的在于提供一种可减少时钟脉冲相位差的半导体集成电路器件。

本发明的半导体集成器件包含使它的直线方向成为平行而排列的多个直线部分，具备时钟信号传送线，时钟信号传送线被形成为从其布线上的某点开始沿各自的直线方向依次经由其多个直线部分通向其布线上另外的点的路径。该时钟信号传送线进而至少包含一个将以它的直线方向的一个方向在它的路径上传送多个直线部分的一个部分的时钟信号向它的直线方向的反方向折返，而向多个直线部分的另一部分传送。

向各个存储电路供给时钟信号的多条信号线包含与多个直线部分中的第1直线部分连接的第1信号线和与上述多个直线部分中的与上述第1直线部分不同的第2直线部分连接的第2信号线。

由于时钟信号在向第1信号线的第1直线部分的连接点和向第2信号线的第2直线部分的连接点的到达时间产生差值，利用该时间差能够容易地抑制分配给各信号线的时钟信号的时钟脉冲相位差。

本发明的布线生成方法包括三个步骤：第1步骤，就多条信号线的每一条算出从信号线上的某点起到离该点最远而被连接的存储电路为止的时钟信号传送的延迟时间；第2步骤，作为时钟信号传送线，包含使它的直线方向成为平行而排列的多个直线部分，生成并配置一个或者多个从该时钟信号传送线上的某点沿各自的直线方向依次经由多个直线部分得到通到该时钟信号传送线上另外的点的路径的形状的折返布线；第3步骤，基于多条信号线的各自的延迟时间，算出多条信号线从一个或者多个的折返布线分支出来的分支点。

由于考虑各信号线的延迟时间决定向折返布线的各信号线的分支点，利用由折返布线上的分支点产生时钟信号到达时间的差值能够容易地抑制时钟脉冲相位差。

如上所述，在本发明的半导体集成电路器件中，将时钟信号传送线布设在信号线与时钟驱动器之间，使得在位于离时钟驱动器最近的存储电路中从时钟驱动器输出的时钟信号被传递的最近延迟时间比被连接的存储电路数最大的信号线的最近延迟时间长，在位于离时钟驱动器最远的存储电路中时钟信号被传递的最远延迟时间比被连接存储电路数最大的信号线的最远延迟时间短。由此，能够降低时钟脉冲相位差。

通过参照附图的后述的本发明的详细说明，本发明的上述和其它的目的、特征、方面和优点会变得更加明白。

附图说明

图1是表示本发明实施例1的半导体集成电路器件整体结构的方框图。

图2是表示本发明实施例2的半导体集成电路器件结构的方框图。

图3是表示本发明实施例3的半导体集成电路结构的方框图。

图4是表示本发明实施例4的半导体集成电路结构的方框图。

图5是表示本发明实施例5的半导体集成电路结构的方框图。

图6是表示本发明实施例6的半导体集成电路结构的方框图。

图7是表示本发明实施例8的时钟信号传送线的布线图设计方法的流程图。

图8是表示布线图数据一个例子的方框图。

图9是到图7中的步骤S2为止生成的半导体集成电路器件的方框图。

图10是到图7中的步骤S7为止生成的半导体集成电路器件的方框图。

图11是到图7中的步骤S11为止生成的半导体集成电路器件的方框图。

图12是到图7中的步骤S14为止生成的半导体集成电路器件的方框图。

图13是表示现有的半导体集成电路器件的概略结构的方框图。

具体实施方式

以下，参照附图说明本发明的实施例。此外，在图中同一的部位或者相当的部位标以相同的符号。

实施例1

图1是表示本发明实施例1的半导体集成电路器件整体结构的方框图。

参照图1，半导体集成电路器件100包含：时钟总线11、时钟信号传送电路30、信号线14a～14e、主驱动器15a～15e、组合电路16a～16e、逻辑门17a～17d以及各自包含多个闩锁电路LT的闩锁电路组18a～18f。进而，时钟信号传送电路30包含时钟驱动器12和时钟信号传送线13。

时钟信号传送线13配置在时钟驱动器12与主驱动器15a～15f之间。

时钟信号传送线13是具有：沿X方向排列并且各自沿垂直于X方向的Y方向延伸的多个直线部分13a～13c；将直线部分13a、13b的一方的端部相互间连接到X方向的折返部分13d；以及将直线部分13b的另一方的端部和直线部分13c的一方的端部连接到X方向的折返部分13e的时钟信号传送线。时钟信号传送线13沿它的Y方向依次经由直线部分13a～13c将时钟信号CLK传送到端部B。

多条信号线14a～14f从时钟信号传送线13接受时钟信号CLK，并将时钟信号CLK传送到各自连接的多个闩锁电路组18a～18f上。

信号线14a～14f的每一条连接1个或者2个以上的闩锁电路LT。在图1中，与信号线14a连接的闩锁电路组18a包含8个闩锁电路LT。即，信号线14a连接8个闩锁电路LT。同样，连接到信号线14b的闩锁电路组18b包含2个闩锁电路LT。连接到信号线14c的闩锁电路组18C包含4个闩锁电路LT。连接到信号线14d的闩锁电路组18d包含8个闩锁电路LT。连接到信号线14e的闩锁电路组18e包括4个闩锁电路LT。连接到信号线14f的闩锁电路组18f包括2个闩锁电路LT。

时钟驱动器12从时钟总线11接受时钟信号CLK，并将时钟信号CLK传递到时钟信号传送线13上。时钟驱动器12输出与输入的时钟信号CLK同相(逻辑电平相同)的时钟信号CLK。

在信号线14a～14f上，分别插入主驱动器15a～15f。驱动器15a～15f的每一个从时钟信号传送线13接受时钟信号CLK，并将时钟信号CLK供给多个闩锁电路LT。驱动器15a、15d、15f输出与输入的时钟信号CLK同相的时钟信号。驱动器15b、15c、15e输出与输入的时钟信号CLK互补的时钟信号/CLK。

驱动器12、15a～15f的每一个例如由1个或者多个串联连接的CMOS倒相电路构成。

组合电路16a～16e的每一个由NAND逻辑门，NOR逻辑门，倒相电路等多个逻辑门的组合构成。

组合电路16a在连接到信号线14a的闩锁电路组18a内的8个闩锁电路LT中共计输出8位数据。组合电路16b接受保持在闩锁电路组18a上的数据，进行规定的逻辑运算，并将其运算结果输出到闩锁电路组18b、18c上。组合电路16c接受保持在闩锁电路组18b、18c上的数据，进行规定的逻辑运算，并将其运算结果输出到闩锁电路组18d上。

组合电路16d接受保持在闩锁电路组18d上的数据，进行规定的逻辑运算，并将其运算结果输出到闩锁电路组18e上。组合电路16e接受保持在闩锁电路组18e上的数据，进行规定的逻辑运算，并将其运算结果输出到闩锁电路组18f上。

各闩锁电路组18a～18f将与从各信号线14a～14f提供的时钟信号CLK的上升沿(或者下降沿)同步地接受的1位数据取入并保持。此外，在信号线14a、14c、14d、14e上，分别插入控制向所连接的多个闩锁电路LT的数据写入的NAND逻辑门17a～17d。

NAND逻辑门17a当写启动信号WE1处于L电平时输出H电平信号。因此，这时不向闩锁电路组18a内的8个闩锁电路LT进行数据写入。NAND逻辑门17b当写启动信号WE2处于L电平时输出H电平信号。因此，这时不向闩锁电路组18b内的4个闩锁电路LT进行数据写入。NAND逻辑门17c当写启动信号WE3处于L电平时输出H电平信号。因此，这时不向闩锁电路组18d内的8个闩锁电路LT进行数据写入。NAND逻辑门17d当写启动信号WE4处于L电平时输出H电平信号。因此，这时不向闩锁电路组18e内的4个闩锁电路LT进行数据写入。

进行这样的写入控制的NAND逻辑门17a～17d有时被插入到所有信号线14a～14f上，有时也不被插入到它的任何一条上。

图1所示的半导体集成电路器件100集成形成在单一的硅衬底的一个主面上。在硅衬底的上面的层间绝缘膜内层状地形成以铝或者铜为主成分的多个布线层，时钟总线11及时钟信号传送线13形成在它的多个布线层中的第1布线层上，通过多条信号线14a～14f及时钟驱动器12将基于时钟总线11与时钟信号传送线13连接起来的布线19形成在与第1布线层不同的第2布线层上。

时钟驱动器12的输出通过延伸到垂直于硅衬底的主面的方向的通路接触20连接到时钟信号传送线13的直线部分13a的两端之间。因此，时钟信号CLK从通路接触20向着端部B在时钟信号传送线13中传送。还有，时钟信号CLK从通路接触20向着端部A在直线部分13a中传送。

各信号线14a～14f还通过通路接触在与硅衬底的主面垂直的方向与中间时钟总线连接。

信号线14a～14f至少包含2条与它连接的闩锁电路的个数不同的信号线。因此，时钟信号从时钟信号传送线13上的分支点到到达距该分支点最远的闩锁电路的时间因信号线而不同。在本实施例中，考虑与信号线连接的闩锁电路的个数和信号线的整体布线长度，按以下方法决定从各信号线的时钟信号传送线13的分支点，使得时钟脉冲相位差减小。

直线L1～L6是沿通过信号线14a～14f上的各自的点a～f的X方向延伸的假想的直线。还有，点a～f存在于各直线L1～L6与时钟信号传送线13内的多个直线部分13a～13c的任何一个交叉的位置上。各信号线14a～14f与时钟信号传送线13的连接点是各个直线L1～L6与直线部分13a～13c交叉的3个部位中的一个。

其次，说明决定信号线14a～14f的每一条与时钟信号传送线13的连接点的方法。

在一个信号线上连接的闩锁电路LT的数目较多是时钟信号CLK的传送延迟增大的原因之一。由此，首先就被连接的闩锁电路LT的数目最多的信号线开始研讨。

被连接的闩锁电路LT的数目最大的信号线是信号线14a及14d。在信号线14a上连接的多个闩锁电路LT中，信号线14a与时钟信号传送线13连接，使得时钟信号CLK到达最远离通路接触20而被连接的闩锁电路的时间最短。同样，与信号线14d连接的多个闩锁电路LT中，信号线14d与时钟信号传送线13连接，使得时钟信号CLK到达最远离通路接触20而被连接的闩锁电路LT的时间最短。其结果是，在时钟信号传送线13中，信号线14a、14d连接到距时钟驱动器12最近的直线部分13a上。通路接触21a、21d被设置在直线L1、L4的每一条与直线部分13a的交点上。信号线14a通过通路接触21a与时钟信号传送线13连接，信号线14d通过通路接触21d与时钟信号传送线13连接。

即，信号线14a、14d从点a、d开始沿X方向至少分别延伸到通路接触21a、21d，并通过通路接触21a、21d与直线部分13a连接。信号线14a、14d的每一条不与直线部分13b、13c连接。还有，信号线14a、14d的每一条在与衬底主面垂直的方向(与方向X、Y垂直的方向)上与将绝缘膜夹持在中间而相向的直线部分13b、13c交叉。

决定了被连接的闩锁电路LT的数目最大的信号线14与时钟信号传送线13的连接点后，再决定其他的信号线14与时钟信号传送线13的连接点。以下说明它的决定条件。

在某信号线14中，在与该信号线14连接的多个闩锁电路LT中，将时钟信号CLK到达位于距时钟驱动器12最近的闩锁电路LT的时间作为最近延迟时间，将时钟信号CLK到达位于距时钟驱动器12最远的闩锁电路LT的时间作为最远延迟时间。

最大数目的闩锁电路连接的信号线14的最近延迟时间及最远延迟时间已经能够算出。将它的最近延迟时间及最远延迟时间设为T1、T2(T1＜T2)。如图1所示，连接最大数目的闩锁电路的信号线有2条以上(14a、14f)时，将这些信号线的各自最近延迟时间中短的一方设为T1，将这些信号线的各自最远延迟时间中长的一方设为T2。

将该时间T1、T2定为基准时间。决定其他的信号线与时钟信号传送线13的连接点，使得除连接最大数目的闩锁电路的信号线的其他所有的信号线的最近延迟时间设为时间T1以上，而且最远延迟时间设为时间T2以下。此外，就被连接的闩锁电路LT的数目是一个的信号线14而言，将最近延迟时间与最远延迟时间设为相等，以决定连接点。

如果采用本实施例的时钟信号传送线13，则实现该条件用的布线图设计比现有的技术容易。

首先，由于在连接最小数目的闩锁电路LT的信号线14b、14f中，时钟信号CLK从连接点出发到达位于最远处的闩锁电路LT的时间比其他的信号线14短，如图1所示，连接到距时钟驱动器12最远的直线部分13c即可。在直线L2、L6的每一条与直线部分13c的交点上设置通路接触21b、21f。信号线14b、14f从点b、f沿X方向至少各自延伸到通路接触21b、21f，通过通路接触21b、21f与直线部分13c连接。

在多条信号线14中，被连接的闩锁电路LT的数目是中间值的信号线14c、14e连接到在直线部分13a～13c中位于距时钟驱动器12为中间距离的直线部分13b上即可。在直线L3、L5的每一条与直线部分13b的交点上设置通路接触21c、21e。信号线14c、14e与直线部分13c交叉，各自从点c、e开始沿X方向至少各自延伸到通路接触21c、21e，通过它的通路接触21c、21e与直线部分13b连接。信号线14c、14e不与直线部分13c连接，与在与X、Y方向垂直的方向上将绝缘膜夹持在中间而相向的直线部分13c交叉。

在时钟信号传送线13中的从通路接触20通向端部B的路径中，时钟信号按21d、21e、21c、21b、21f的顺序快速到达分支点。

这里，时钟信号传送线13的布线长度，即从端部A到端部B的布线距离为与时钟信号CLK到达位于最远离被连接的闩锁电路LT的数目最大的信号线14上的主驱动器15的闩锁电路LT的时间相当的长度或者比它长即可。

就是说，当假定时钟驱动器12与端部A连接而且信号线14不连接到时钟信号传送线13时，使得时钟信号CLK从端部A到达端部B的时间比时钟信号CLK从连接最大数目的闩锁电路LT的信号线14上的主驱动器15出发到达位于最远处的闩锁电路LT的输入端的时间长，以此决定时钟信号传送线13的长度。

这样，在连接不同个数闩锁电路的多条信号线中，被连接的闩锁电路数目多的信号线与被连接的闩锁电路数少的信号线相比，时钟信号CLK到达时钟信号传送线与各个信号线的连接点的时间要快，以此决定与时钟信号传送线13的连接点。因此，能够降低时钟脉冲相位差。

如本实施例所示，信号线连接的时钟信号传送线13由时钟信号传送线构成，能够使在相向的至少2个直线部分之间时钟信号的传送时间不同。

为此，当调整时钟脉冲相位差时，只要简单地变更布线图即可。

图1所示的时钟信号传送线13也可以根据需要，从端部A、B的一方或者双方进一步延伸，形成为向在图中未示出的其他的闩锁电路LT分配时钟信号CLK。还有，虽然图1所示的时钟信号传送线13在一条路径上折返数是2个，相向的直线部分是3个，但不限于此。根据需要相向的直线部分也可以变更为2个或者4个以上。

还有，不仅仅局限于闩锁电路，与信号线连接的存储电路也可以是触发电路。

实施例2

图2是表示本发明实施例2的半导体集成电路器件的结构的方框图。在本实施例中，半导体集成电路器件200内的时钟驱动器12的输出端子通过通路接触20连接到时钟信号传送线13的中央。因此，从通路接触20到时钟信号传送线13的一方的端部A的距离与从通路接触20到时钟信号传送线13的另一方的端部B的距离相等。时钟信号CLK从通路接触20向端部B在时钟信号传送线13中传送。在时钟信号传送线中，在通路接触20与端部B之间存在使在直线部分13b中传送的时钟信号CLK向另外的直线部分13c传送的折返部分13e。还有，时钟信号CLK从通路接触20向端部A也在时钟信号传送线中传送。在时钟信号传送线13中，在通路接触20与端部A之间，存在使在直线部分13b中传送的时钟信号CLK向另外的直线部分13a传送的折返部分13d。

信号线14a、14d各自通过通路接触21a、21d与直线部分13b连接。信号线14c、14f各自通过通路接触21c、21f与直线部分13c连接。信号线14b、14e各自通过通路接触21b、21e与直线部分14a连接。因此，沿从时钟信号传送线13上的通路接触20向端部A的路径，通路接触21d、21e、21b以通路接触21d、21e、21b的顺序形成。还有，沿从时钟信号传送线13上的通路接触20向端部B的路径，通路接触21a、21c、21f以通路接触21a、21c、21f的顺序形成。

由于半导体集成电路器件200内的其他的结构与实施例1相同，故不再重复其说明。

当设计该实施例的半导体集成电路器件200的布线图的情况下，由时钟信号传送线13和时钟驱动器12构成的多个时钟信号传送电路30作为布线图设计的单元程序库预先准备好。即，准备好时钟信号传送线13的布线长度不同、时钟驱动器12的尺寸种类不同等的多种时钟信号传送电路30。因此，当设计半导体集成电路器件200时，在该半导体集成电路器件200内对应于传送时钟信号CLK的多条信号线，选择最佳的时钟信号传送电路。

在实施例2中，布线图设计的作业时间能够缩短。这时，如图2所示，时钟信号传送电路最好将时钟驱动器12的输出连接到时钟信号传送线13的中间点上。但是，不限于此，也可以将时钟驱动器12连接到时钟信号传送线13的其他的部分上。

实施例3

图3是表示本发明实施例3的半导体集成电路的结构的方框图。

参照图3，半导体集成电路器件300内的时钟信号传送线13包括2个直线部分13g、13h和折返部13j。时钟驱动器12的输出端子通过通路接触20与直线部分13g的1个部位连接。信号线14a～14f与2个直线部分13g、13h中的任何一个连接以便降低时钟脉冲相位差。决定信号线14a～14f的连接点的方法与实施例1同样。

在本实施例中，例如，信号线14a、14d通过通路接触21a、21d被连接到连接时钟驱动器12的输出的直线部分13G上。还有，其他的信号线通过通路接触被连接到直线部分13h上。

时钟信号传送线13进而在折返部13j与直线部分13h之间包含延迟电路40。延迟电路40使从直线部分13g、折返部分13j传送的时钟信号CLK延迟，供给直线部分13h。延迟电路40例如由串联连接的偶数个CMOS倒相电路构成。

时钟信号传送线13的布线长度(从端部A到端部B的布线距离)为相当于时钟信号CLK从被连接的闩锁电路LT的数目最大的信号线14上的主驱动器15到达位于离它最远处的闩锁电路LT的时间或者比该时间长即可。就是说，当假定时钟驱动器12的输出端子连接到端部A，而且信号线不连接到时钟信号传送线13时，使得时钟信号CLK从时钟信号传送线13的端部A到达端部B的时间比时钟信号CLK从连接最大数目的闩锁电路LT的信号线14上的主驱动器15出发到达位于其最远处的闩锁电路LT的时间t长，以此决定时钟信号传送线的布线长度。这时由延迟电路40的时钟信号CLK的延迟时间是时间t的一半左右即可。其他的结构与实施例1同样。

如按照该实施例，则由于设置了延迟电路40，能够使时钟信号传送线13的布线长度减少。因此，对布线图的缩小有贡献。

实施例4

图4是表示本发明实施例3的半导体集成电路器件结构的方框图。

参照图4，时钟信号传送电路30包含第1及第2时钟信号传送线51及52。

第1时钟信号传送线51包含各自排列在Y方向的直线部分51a～51c和折返部51d、51e。折返部51d将直线部分51a的端部与直线部分51b的端部在X方向连接起来。折返部51e将不与直线部分51b的折返部51d连接的端部与直线部分51c的端部在X方向连接起来。如将直线部分51a的端部中不与折返部51d连接的端部作为端部A1，将直线部分51c的端部中不与折返部51e连接的端部作为端部B1，则第1时钟信号传送线51构成从端部A1通向端部B1的路径。

第2时钟信号传送线5 2包含各自排列在Y方向的直线部分52a～52c和折返部52d、52e。折返部52d将直线部分52a的端部与直线部分52b的端部在X方向连接起来。折返部52e将不与直线部分52b的折返部52d连接的端部与直线部分52c的端部在X方向连接起来。如将直线部分52a的端部中不与折返部52d连接的端部作为端部A2，将直线部分52c的端部中不与折返部52e连接的端部作为端部B2，则第2时钟信号传送线52构成从端部A2通向端部B2的路径。

时钟驱动器12的输出端子通过通路接触20连接到时钟信号传送线51的端部A1。时钟信号CLK从端部A1沿时钟信号传送线51传送到端部B1。

半导体集成电路器件400进而在时钟驱动器12的输出端子与第2时钟信号传送线52的端部A2之间包含延迟电路60。延迟电路60使从时钟驱动器12接受的时钟信号CLK延迟，给予第2时钟信号传送线52的端部A2。延迟电路的延迟时间与时钟信号在第1时钟信号传送线51上从端部A1传送到B1的传送时间至少是同一的。因此，时钟信号CLK在到达时钟信号传送线51的端部B1后，从时钟信号传送线52的端部A2出发，传送到端部B2。

如上所述，时钟信号CLK的传送时间按直线部分51a、51b、51c、52a、52b、52c的顺序加快。

信号线14a～14f的连接点的决定方法与实施例1的情况同样。

其结果是，例如，如图4所示，连接最大数目的闩锁电路LT的信号线14a、15d被连接到第1时钟信号传送线51的直线部分51a。还有，连接最小数目的闩锁电路LT的信号线14b、14f被连接到第2时钟信号传送线52的直线部分52c上。剩余的信号线14c、14e被连接到第2时钟信号传送线52的直线部分52a。其结果是，时钟信号CLK的到达时间按信号线14a、14d、14c、14e、14b、14f的顺序加快。

在这种情况下，时钟信号传送线51、52的每一条的布线长度相当于时钟信号CLK从被连接的闩锁电路LT的数目最大的信号线14上的主驱动器15到达位于其最远处的闩锁电路LT的时间的长度的一半左右或者比它长即可。就是说，时钟信号CLK从时钟信号传送线51上的端部A1到达端部B1的时间及时钟信号CLK从时钟信号传送线52的端部A2到达端部B2的时间的任何一个是时钟信号CLK从连接最大数目的闩锁电路LT的信号线14上的主驱动器15出发到达位于其最远处的闩锁电路LT的时间的一半左右。

由于其他的结构与半导体集成电路器件100同样，故不再重复其说明。

这样，由于时钟信号传送电路包含多条时钟信号传送线，能够扩展与多条信号线的连接点的选择。其结果是，能够更高精度地调整时钟脉冲相位差。

还有，时钟信号传送电路30的延迟电路60具有使时钟信号CLK延迟的功能和作为驱动第2时钟信号传送线52的驱动器的功能。

虽然假定时钟信号传送电路30包含2条时钟信号传送线，但是也可以包含更多条的时钟信号传送线，设置调整时钟信号CLK的传送时间的多个延迟电路。

实施例5

图5是表示本发明实施例5的半导体集成电路器件结构的方框图。

参照图5，时钟信号传送线13包括2个直线部分13k和13m，以及折返部13n。折返部13n与直线部分13k、13m的各自的一端连接。在直线部分13k的端部中，如将不与折返部13n连接的端部作为端部A，在直线部分13m的端部中，如将不与折返部13n连接的端部作为端部B，则时钟信号传送线13的端部成为端部A、B。时钟驱动器12的输出端子通过通路接触20与直线部分13k上的1个部位连接。

时钟信号传送线13由多晶硅等的高电阻材料形成。

例如，构成闩锁电路组18a～18f及组合电路16a～16e内的组合电路的场效应晶体管的栅极通常由多晶硅构成。时钟信号传送线13与栅极电极相同，由多晶硅形成。另一方面，信号线14a～14f由包含铝或者铜的同一的布线层形成。其结果是，信号线14a～14f与时钟信号传送线13相比为低电阻。

信号线14a～14f与该2个直线部分13k、13m中的任何一个部分连接，使得时钟脉冲相位差降低。决定信号线14a～14f的分支点的方法与实施例1同样。在本实施例中，信号线14a、14d通过通路接触21a、21d被连接到连接时钟驱动器12的输出端子的直线部分13k。其他的信号线通过通路接触连接到直线部分13h。

时钟信号传送线13的布线长度，即从端部A到端部B的布线距离相当于时钟信号CLK从被连接的闩锁电路LT的数目最多的信号线上的主驱动器到达位于其最远处的闩锁电路LT的时间的长度或者比它长即可。就是说，当假定时钟驱动器12的输出端子与端部A连接而且全部信号线14a～14f不与时钟信号传送线13连接时，时钟信号CLK从端部A到达端部B的时间比时钟信号CLK从连接最大数目的闩锁电路LT的信号线上的主驱动器出发到达位于其最远处的闩锁电路LT的时间长。

由于其他的结构与半导体集成电路器件100相同，不再重复其说明。

在该实施例中，时钟信号传送线13由比信号线14a～14f高的电阻材料构成。其结果是，在时钟信号传送线13上时钟信号的传送速度变慢。因此，由于能够缩短时钟信号传送线13的布线长度，故能够缩小布线图。

实施例6

图6是表示本发明实施例6的半导体集成电路器件的结构的方框图。

参照图6，半导体集成电路器件600内的信号线14a～14f的各端部延长到与时钟信号传送线13的直线部分13a交叉的位置。因此，信号线14a～14f的每一条能够与直线部分13a～13c的任何一个部分连接。通过以上的结构，特别是能够在半导体集成电路器件的制造过程中产生利益。

例如，在半导体集成电路器件的制造过程中，在作成了复制电路图形用的掩膜后，当需要再调整时钟脉冲相位差时，仅仅变更通路接触的位置进行调整就可以了。

就是说，信号线14a～14f存在于整个直线部分13a～13c的上方。因此，当要变更通路接触的位置时仅仅改变形成通路接触用的掩膜图形的数据即可，没有必要变更到形成信号线14a～14f用的掩膜图形的数据。由此。能够削减掩膜制作费用。

如该实施例那样，在与衬底主面垂直的方向上留出间隙使得信号线14a～14f能够与所有的直线部分连接，这样冗余地延伸的结构也能够适用于实施例2～4的每一个。

实施例7

对应于布线图状况使之组合起来，也可应用适用于上述实施例1～5的本发明，很显然这也具有降低时钟脉冲相位差的效果。

实施例8

图7是表示本发明实施例8的时钟信号传送线的布线图设计方法的流程图。

参照图7，该布线图设计方法通过计算机(布线图设计装置)执行程序来实现。布线图设计装置可以组装进以往熟知的自动配置布线装置内，也可以组装进全定制布线编辑器中。

图8是表示布线图数据的一个例子的图。

参照图8，布线图数据概略地表示了具有多条(17条)的信号线61～77；与这些信号线连接的多个闩锁电路；多个组合电路；各自插入多条的信号线61～77中的17个主驱动器；以及各自插入到一部分的11条信号线上的11个NAND逻辑门的布线图状态。

以下，根据图7说明布线图设计方法。

(步骤S1)：布线图数据输入

布线图数据由输入部701输入到布线图设计装置700内。布线图数据也可以由布线图编辑器等作成。

参照图8的布线图，在信号线61、66、67、72、73的每一条上连接8个闩锁电路LT，在信号线63、64、69、70、75、76的每一条上连接4个闩锁电路LT，在剩余的信号线62、65、68、71、74、77的每一条上连接2个闩锁电路LT。

设计了在这些信号线上传递时钟总线上的时钟信号CLK用的时钟信号传送线。时钟信号传送线与实施例1～6同样，设计了作为包含排列在各个Y方向上的多个直线部分和多个折返部。时钟信号传送线的设计方法将在后面叙述。

通过输入布线图数据，输入表示各信号线的排列位置的排列位置信息及作为连接到各信号线的闩锁电路LT的个数的信息的存储电路数信息。

(步骤S2)：各种信息的设定

特别指定布线图中各信号线的接受时钟信号CLK的端点的位置。在图8中，各信号线的端部相邻地并列在Y方向上，特别指定各端点后，在特别指定的各端点上加上任意的时钟管脚名称。

在特别指定各信号线的端点位置后，决定时钟信号传送线的配置区域。在图8中相邻地配置17条信号线。因此，与17条信号线的各端点相邻地设定时钟信号传送线的配置区域。从各信号线的端点的位置信息能够自动地设定时钟信号传送线的配置区域。

进而，指定驱动时钟信号传送线用的时钟驱动器的上升沿时间Tr和下降沿时间Tf。上升沿时间Tr是时钟驱动器将传送到时钟信号传送线上的信号从L电平变化到H电平的时间，下降沿时间Tf是时钟驱动器将在时钟信号传送线中传送的信号从H电平变化到L电平的时间。图11示出至此的程序实施结果。

(步骤S3)：时钟管脚的位置抽取

由在步骤S2中设定的时钟管脚名称抽取信号线的端点的位置，例如由二维坐标抽取。

(步骤S4)：计算各信号线的延迟时间

在信号线61～77的每一条中，算出时钟信号CLK从加有时钟管脚名称的端点传送到位于最接近于各个主驱动器的闩锁电路LT的延迟时间Tn和时钟信号从时钟管脚传送到距各自的主驱动器最远的闩锁电路的延迟时间Tx。

(步骤S5)：抽取具有最大延迟的信号线

比较信号线61～77的各自的延迟时间Tx，从中间抽取最大延迟时间和具有最大延迟的信号线。

(步骤S6)：计算时钟信号传送线的布线长度

时钟信号传送线布线长度从步骤S5抽取的最大延迟的信号线的延迟时间Tx被计算出来。它的布线长度是时钟信号CLK从时钟信号传送线的端到端的传送时间与最大延迟的信号线的延迟时间Tx相等或者比它长那样的长度。还有，在时钟信号传送线的按每恒定间隔划分的情况下，也能计算时钟信号CLK在其恒定间隔中的传送时间(相当于Ta/n，以下称为「布线延迟数据」。Ta是时钟信号从时钟信号传送线的一端传送到另一端的延迟时间，n表示分区的数目。)。

(步骤S7)：计算时钟信号传送线的布线位置及折返数

考虑具有长的延迟时间的信号线的配置状况，计算时钟信号传送线的条数，时钟信号传送线的配置位置及时钟信号传送线内的折返部的个数。

基于从被输入的布线图数据抽取的排列位置信息及计算出的延迟时间来决定时钟信号传送线数目。那时，判断具有长的延迟时间的信号线分布在何处以决定它的条数，根据该决定了的条数设计一条或者多条时钟信号传送线。判断在步骤S4计算出的各信号线的延迟时间Tx是否在某一规定的值以上，来抽取延迟时间Tx在该值以上的信号线。将多条信号线分成几个组，使得包含2条该抽取出的信号线，在各组内设置一条时钟信号传送线。

在图9中，从信号线61数到77，决定从信号线61开始到哪条信号线为止作为一组。在延迟时间Tx是规定值以上的信号线中，信号线66是距信号线61最近的信号线。信号线61、66是在一个组内应包含的2条信号线，对于信号线61～66给予一条时钟信号传送线。

其次，从信号线66数到77，决定从信号线67开始到哪条信号线为止作为一组。信号线67、72是具有规定值以上的延迟时间的信号线，而且，信号线72是位于距信号线67最近的信号线。将信号线67和72包含在一个组内。对于信号线67～72给予一条时钟信号传送线。

再次，从信号线73数到77，决定从信号线73开始到哪条信号线为止作为一组。在信号线73～77中，延迟时间Tx是规定值以上的信号线只有信号线73。这样，就没有分组的剩余的信号线来说，当具有该规定值数以上的延迟时间Tx的信号线是一条以下时，将该剩余的信号线全部作为一个组。因此，对信号线73～77给予一条时钟信号传送线。

如上所述，对图9的例子设置了3条时钟信号传送线。假如任何一条信号线的延迟时间Tx在规定值以下，即使仅仅设置一条时钟信号传送线也可以。

基于信号线的端部位置信息及时钟信号传送线的配置区域信息，来决定各时钟信号传送线的配置位置及折返部的数目。各时钟信号传送线的布线长度遵从在步骤S6计算出的布线长度。

(步骤S8)：生成时钟信号传送线

在步骤S7决定了的布线位置上，基于计算出的布线长度及折返部的数目，生成时钟信号传送线。在图10中，表示至此的程序的实施结果。3条时钟信号传送线K1～K3的每一条是具有2处折返部且相互并列的3个直线部分。信号线61～66与对应的时钟信号传送线K1连接。信号线67～72与对应的时钟信号传送线K2连接。信号线73～77与对应的时钟信号传送线K3连接。

(步骤S9)：计算时钟信号传送线与各信号线的连接点

使用存储在延迟时间存储部712内的各信号线的延迟时间和在步骤S3得到的管脚位置数据，计算信号线与时钟信号传送线的连接点。

在该实施例中，在各时钟信号传送线的一方的端部到另一方的端部的长度的中间点上连接时钟驱动器的输出端子。

以下，根据(1)～(3)进行连接点的计算。

(1)从各时钟信号传送线的中间点的位置坐标和在步骤S5抽取的最大延迟的信号线的端点(以下称为时钟管脚)的位置坐标计算该两者的距离为最短的坐标位置，来决定最大延迟的信号线的连接点。

参照图10，例如，设信号线66是最大延迟的信号线。从信号线66的时钟管脚沿X方向延伸的直线与对应于信号线66所属的组而设置的时钟信号传送线的3个直线部分的3个交点中选出信号线66的时钟管脚与时钟信号传送线的中间点的距离为最小的交点作为连接点。图10所示的时钟信号传送线上的点X成为信号线66的连接点。

(2)在步骤S4中计算出的最大延迟的信号线的延迟时间Tn、Tx的每一个上加上从时钟信号传送线的中间点延迟并通过最大延迟的信号线的连接点到达其时钟管脚的时钟信号的延迟时间T0。计算时钟信号从时钟信号传送线的中间点到距最大延迟的信号线的分支点最近的闩锁电路为止的到达时间A＝((最大延迟的信号线的Tn)+T0)，和时钟信号从时钟信号传送线的中间点到距最大延迟的信号线的分支点最远的闩锁电路为止的到达时间B＝((最大延迟的信号线的Tx)+T0)。

(3)基于在除了最大延迟的信号线的各信号线中的时钟管脚的位置数据；除了在步骤S4中计算出的最大延迟的信号线的各信号线中的延迟时间Tn、Tx；上述的时间A、B；以及在步骤S6中计算出的数据，来决定各信号线的连接点。

各信号线的分支点从通过各时钟管脚沿X方向延伸的直线与对应的时钟信号传送线所具有的3个直线部分的3个交点中选择。

具体地说，任何一条信号线的连接点的选择应使得时钟信号CLK从对应的时钟信号传送线的中间点通过信号线到达离连接点最近的被连接的闩锁电路的延迟时间(最近延迟时间)为时间A以上，而且，从对应的时钟信号传送线的中间点通过信号线到达离分支点最远的被连接的闩锁电路为止的延迟时间(最远延迟时间)为时间B以下。

(步骤S10)：生成通路接触

在步骤S9中决定的连接点上生成通路接触。

(步骤S11)：生成向信号线的连接布线

生成沿连接通路接触与时钟管脚之间的X方向的布线，各信号线通过通路接触与对应的时钟信号传送线连接。图11中表示了至此的程序实施结果。

(步骤S12)：计算时钟驱动器的尺寸

由在步骤S9中计算出的在各信号线中的最近延迟时间、最远延迟时间，延迟时间A、B，以及在步骤S2中指定的上升沿时间Tr、下降沿时间Tf，计算出时钟驱动器的驱动器尺寸。

(步骤S13)：生成时钟驱动器

基于时钟信号传送线上的时钟驱动器的连接点(时钟信号传送线的中间点)的坐标信息，分别对应于3条时钟信号传送线，生成具有各自在步骤S12中计算出的驱动器尺寸的3个时钟驱动器。

(步骤S14)：连接时钟信号传送线与时钟驱动器

在时钟信号传送线与时钟驱动器的连接点上生成通路接触。还有，生成时钟驱动器与通路接触的连接布线，进行时钟驱动器与时钟信号传送线的连接。在图12中，表示了至此的程序实施的结果。

(步骤S15)：输出布线图数据

将在信号线上分配时钟信号的时钟信号传送线连接起来的布线图结构表示出来的布线图数据输出。还有，在将执行结果配备在装置上的显示器上显示出来。

如上所述，在形成时钟信号传送线的情况下，利用时钟信号到达时间因时钟信号传送线的多个直线部分而不同这一点，考虑各信号线的延迟时间，来决定向各时钟信号传送线的各信号线的连接点。因此，能够减少时钟脉冲相位差。

用该实施例的布线图设计方法能够自动生成与实施例2同样的时钟信号传送线。也能够将该布线图设计方法带入具有生成实施例1、3～6的时钟信号传送线功能的布线图设计装置中。还有，该实施例的时钟信号传送线的布线图设计方法也可以由程序完全自动地实现，也可以一边观察显示器上的布线图图面，一边比如说设计人与装置以人机对话的方式进行操作半自动地实现。

这次公开的实施例在全部方面可认为是例示性的而不是限制性的。本发明的范围由权利要求书的范围而不是由上述的实施例的说明来表示，其意图是包含与权利要求的范围均等的意义和范围内的全部的变更。

Claims (12)

1.一种半导体集成电路器件，其特征在于：

具备：

包含使其直线方向成为平行而排列的多个直线部分，从它的布线上的某点沿各自的直线方向依次经由上述多个直线部分，形成通向该布线上的另外的点的路径的时钟信号传送线；

与时钟信号同步工作的多个存储电路；以及

从各个上述时钟信号传送线分支出来，向上述多个存储电路中的至少一个供给时钟信号的多条信号线，

上述时钟信号传送线至少包含一个部分，该部分将在其路径上以其直线方向的一个方向在上述多个直线部分的一个部分上传送的时钟信号向该直线方向的反方向折返，向上述多个直线部分的另一部分传送，

上述多条信号线包含与上述多个直线部分中的第1直线部分连接的第1信号线和与上述多个直线部分中的上述第1直线部分不同的第2直线部分连接的第2信号线。

2.如权利要求1所述的半导体集成电路器件，其特征在于：

它是在半导体衬底的主表面上将电路集成而形成的半导体集成电路器件，

上述第2信号线与上述第1直线部分在与上述半导体衬底的主表面垂直的方向相向交叉。

3.如权利要求1所述的半导体集成电路器件，其特征在于：

上述时钟信号传送线具有联结上述路径之间的第1端和第2端，时钟信号被供给在上述时钟信号传送线的第1端与第2端的中间点。

4.如权利要求1所述的半导体集成电路器件，其特征在于：

包含：

上述多个直线部分中的2个直线部分的一方与其输入端连接，另一方与其输出端连接的延迟电路。

5.如权利要求1所述的半导体集成电路器件，其特征在于：

上述时钟信号传送线用比上述多条信号线的电阻高的材料形成。

6.如权利要求1所述的半导体集成电路器件，其特征在于：

它是电路被集成在半导体衬底的主表面上而形成的半导体集成电路器件，

上述多条信号线的每一条通过在上述时钟信号传送线的上述多个直线部分的任何一个部分在垂直于上述半导体衬底的主表面的方向分离并相向，经通过垂直于上述半导体衬底的主表面的方向的接触点与上述多个直线部分的任何一个部分连接。

7.一种半导体集成电路器件，其特征在于：

包括：

包含使其直线方向成为平行而排列的多个第1直线部分，从它的布线上的某点开始沿各自的直线方向依次经由上述多个第1直线部分，形成通过该布线上的另外的点的第1路径的第1时钟信号传送线；

包含使其直线方向成为平行而排列的多个第2直线部分，从它的布线上的某点开始沿各自的直线方向依次经由上述多个第2直线部分，形成通过该布线上的另外的点的第2路径的第2时钟信号传送线；

将它的输入端连接到上述第1时钟信号传送线，将它的输出端连接到上述第2时钟信号传送线，将输入的信号延迟的输出延迟电路；

与时钟信号同步工作的多个存储电路；以及

各自与上述第1及第2时钟信号传送线的任何一条连接，向上述多个存储电路中的至少一个供给时钟信号的多条信号线，

上述第1时钟信号传送线包括至少一个部分，该部分是使在其第1路径上以其直线方向的一个方向在上述多个第1直线部分的一个部分上传送的时钟信号向该直线方向的反方向折返，向上述多个第1直线部分的另一部分传送，

上述第2时钟信号传送线包括至少一个部分，该部分是使在其第2路径上以其直线方向的一个方向在上述多个第2直线部分的一个部分上传送的时钟信号向该直线方向的反方向折返，向上述多个第2直线部分的另一部分传送，

上述多个第1直线部分和上述多个第2直线部分使其直线方向成为平行而排列，

上述多条信号线包含与上述多个第1及第2直线部分中的一个部分连接的信号线和与上述多个第1及第2直线部分中的另一部分连接的信号线。

8.如权利要求7所述的半导体集成电路器件，其特征在于：

它是将电路集成在半导体衬底的主表面上而形成的半导体集成电路器件，

上述多条信号线的每一条通过在上述时钟信号传送线的上述多个第1和第2直线部分的任何一个部分在垂直于上述半导体衬底的主表面的方向上分离并相向，经通过垂直于上述半导体衬底的主表面的方向的接触点与上述多个第1直线部分及上述多个第2直线部分中的任何一个部分连接。

9.一种布线生成方法，它是生成时钟信号传送线的布线生成方法，各个时钟信号传送线与多条信号线连接，用于将时钟信号供给上述多条信号线，每条信号线至少与一个存储电路连接，其特征在于：

包括：

对上述多条信号线的每一条，计算时钟信号从信号线上的某点传送到离该点最远的被连接的存储电路的延迟时间的第1步骤；

作为上述时钟信号传送线，包含使其直线方向成为平行而排列的多个直线部分，从该时钟信号传送线上的某点沿各自的直线方向依次经由上述多个直线部分，得到通向该时钟信号传送线上的另外的点的路径，生成并配置一个或者多个得到该路径的形状的折返布线的第2步骤；以及

基于上述多条信号线的各自的延迟时间，计算上述多条信号线从上述1个或者多个折返布线分支出来的分支点的第3步骤。

10.如权利要求9所述的布线生成方法，其特征在于：

上述第2步骤包含：从计算出的上述多条信号线的各自的延迟时间抽取最大的延迟时间，计算从上述折返布线的一端到另一端的布线长度的步骤。

11.如权利要求9所述的布线生成方法，其特征在于：

上述第2步骤包含：基于在上述第1步骤中计算出的延迟时间，求出上述应生成的折返布线的条数的步骤。

12.如权利要求9所述的布线生成方法，其特征在于：

第3步骤从上述多条信号线的每一条的某点沿上述多个直线部分并排的方向延伸的直线与上述折返布线的多个直线部分的各自的交叉点中，决定各信号线从折返布线分支出来的分支点。

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