CN1873979A - 半导体集成电路 - Google Patents

Abstract

本发明提供了一种半导体集成电路，其具有包括沿行方向设置的多个单元的第一单元行，各单元具有沿所述行方向的预定单元宽度并且在沿所述行方向的预定位置处设置有至少一输入引脚；以及包括在形状上与第一行的单元基本相同的多个单元并且平行于第一单元行的第二单元行，其中第二单元行相对于第一单元行沿行方向偏移，使得第二单元行中的各单元与第一单元行中的相应单元不对准。

Description

半导体集成电路

技术领域

本发明涉及半导体集成电路，并且尤其涉及一种采用密集集成单元的结构。

背景技术

在半导体集成电路设计领域，存在一种被公知为标准单元方法的半定制芯片设计方法。根据这些方法，通过组合和布置用作逻辑电路的逻辑单元而设计芯片。

在这些标准单元方法中，希望密集地集成这些逻辑单元并且减小连接到这些单元的布线面积，以减小芯片面积。

然而，当其输入引脚具有相同宽度方向位置的相同宽度单元以矩阵形式布置，从而形成宽度方向行和高度方向列时，任一给定列中这些单元的输入引脚位置都沿相对于宽度方向的垂直方向对准。

因而，对其中输入信号布线从高度方向延伸的情况来说，直的信号线就不能用于单个布线层内。相反，信号线必须以迂回的方式进行布置，这导致所需的布线量增加。

这一问题在具有大量输入引脚的单元阵列中更为明显。

发明内容

考虑这一问题，本发明的一个目的在于提供一种包括多个单元的半导体集成电路，各单元具有相对于单元边缘具有相同宽度方向位置的输入引脚以及基本上为直的输入布线。所述基本上为直的输入布线能够减少所需的布线量。

为了解决这一问题，本发明提供了一种半导体电路，其具有：包括沿行方向设置的多个单元的第一单元行，各单元具有沿行方向的预定单元宽度并且在沿所述行方向的预定位置处设置有至少一输入引脚；和第二单元行，其包括形状与第一行的单元基本相同的多个单元并且平行于第一单元行，其中第二单元行相对于第一单元行沿所述行方向偏移，使得第二单元行中的各单元与第一单元行中的相应单元不对准。

使用这种结构，相邻行的相应单元中的输入引脚可以沿所述行方向彼此偏移一偏移距离。结果，输入信号布线能够基本上为直的，并且能够减少布线量。

第二单元行中的单元的输入引脚可以相对于第一行的单元中的输入引脚沿所述行方向偏移。

在各单元中，所述至少一输入引脚朝向沿垂直于所述行方向的方向延伸的第一边缘设置，并且第二行的单元可以相对于第一行中的单元偏移从所述第一边缘到距离该第一边缘最远的输入引脚的至少一个行方向的距离。

使用这种结构，能够保证相邻行中的相应单元的输入引脚组彼此偏移。

该半导体电路还可以包括：包括第一单元行和第二单元行的单元组；和电源线或者地线，其中用于该单元组的该电源线或者地线位于所述单元组的正上方，该电源线或者地线沿垂直于所述行方向的方向延伸，并且该组中的单元布置为从平面图上看所述输入引脚与该布线不重叠。

使用这种结构，所述单元布置得输入引脚不会与电源线或者地线重叠。结果，就不需要对输入引脚重新布线。

该半导体电路还可以包括：包括第一单元行和第二单元行的第一单元组；包括其形式与第一单元组中的单元行基本相同的单元行的第二单元组；和用于向所述单元提供输入信号的信号电路，其中该信号电路将相同的输入信号提供给第一单元组和第二单元组中代表相同位的单元，并且第一组中的该相同位单元与第二组中的该相同位单元沿垂直于所述行方向的方向对准。

这里，信号电路可以通过多条输入布线将多个信号提供给各单元，各单元可以具有包括至少一输入引脚的多个输入引脚，其在数量上与为所述各单元提供的多条输入布线相对应；所述各单元中的输入引脚沿所述行方向和垂直方向都不对准。

使用这种结构，给定单元中的各输入引脚与该单元中的其它各输入引脚沿所述行方向和垂直于该行方向的方向上都偏移。

在第一单元组和第二单元组中，代表某些位(bit)的单元可以在位置上不同。

该半导体电路还可以包括缓冲器，其沿所述行方向设置在相邻的一对单元之间。

所述第一单元行和第二单元行至少其中之一可以包括一个单元，该单元具有基本上等于其它单元的单元宽度并且至少一输入引脚的行方向位置不同于其它单元。

这种结构采用不同形式的单元，从而能够调整这些布线之间的电容。

该半导体电路还可以具有包括用于驱动到所述单元的输入信号的多个缓冲器的缓冲器组，其中各多个缓冲器与相应单元的输入引脚沿垂直于所述行方向的方向对准。

除了能够使用直的布线之外，这种结构还包括能够控制到所述单元的输入信号的缓冲器。

各缓冲器可以靠近所述相应的单元设置。

使用这种结构，各缓冲器设置得靠近所述相应的单元。这能够缩短到所述单元的输入信号的过渡时间。

该半导体电路还可以包括能够用于将输入信号提供给所述单元的信号电路，其中该缓冲器组包括预定数量的缓冲器，该预定数目为预定单元行中的单元数量，并且该缓冲器组设置在该预定单元行和相对该预定单元行更靠近所述信号电路的单元行之间。

使用这种结构，预定数量的缓冲器设置在该预定单元行附近。这能够缩短到所述单元的输入信号的过渡时间。

该半导体电路还可以包括用于向所述单元提供输入信号的信号电路，其中所述缓冲器组包括预定数量的缓冲器，该预定数量为预定单元行中的单元数量，并且该缓冲器组沿垂直方向朝向所述信号电路设置，以使之与该预定单元行分隔开至少所述预定单元行的高度的距离。

这种结构能够在输出信号的信号电路部分缩短过渡时间。

该半导体电路还可以包括：第三单元行，其包括多个与第一行的单元形状相同的单元，并且平行于第一单元行，所述第三单元行中的单元相对于第一单元行和第二单元行中的单元沿所述行方向偏移；包括沿垂直方向相邻设置的第一单元行、第二单元行和第三单元行的密集单元组；和时钟门控单元或者时钟缓冲器单元，其中该时钟门控单元或者时钟缓冲器单元设置在第二单元行中，以使之由所述密集单元组中的单元包围。

这里，各单元可以具有触发器功能。

使用这种结构，时钟门控单元可以例如设在该预定位置，以能够适当地控制到周围单元的时钟信号。

本发明还包括一种半导体电路，其包括具有沿行方向设置的多个单元的第一单元行，各单元具有沿所述行方向的预定单元宽度以及设置在预定位置处的至少一输入引脚；平行于第一单元行并且包括作为所述单元的左右反射模式的反射单元的第二单元行，其种所述单元中的预定位置与相应的反射单元中的至少一输入引脚的位置不重合，并且第一单元行中的单元的输入引脚和第二单元行中的单元的输入引脚布置为沿垂直于所述行方向的方向不对准。

使用这种结构，即使第一行的各单元和第二行的各相应的左右反射单元具有相同的行方向位置，第一行中的输入引脚相对于第二行中相应的输入引脚沿所述行方向也偏移。结果，输入信号布线能够基本上为直的，并且可以减少布线量。

在各单元中，至少一输入引脚可以朝向沿垂直方向延伸的第一边缘设置。

这种结构保证了在第一行和第二行的单元之间提供了输入引脚位置沿所述行方向的偏移。

所述第一单元行中的各单元可以与第二单元行中的相应单元沿垂直方向对准。

使用这种结构，设置有所述单元的区域可以为矩形，并且因此能够减小宽度。

附图说明

从下面结合附图的描述中，本发明的这些和其它目的、优点和特征将变得显而易见，这些附图示出了本发明的具体实施方式。

在附图中：

图1示出了根据本发明第一实施方式的标准单元阵列平面图；

图2示出了图1所示的标准单元11的结构；

图3示出了具有多个输入引脚的标准单元的结构；

图4示出了根据本发明第二实施方式的标准单元阵列的平面图；

图5示出了根据本发明第三实施方式的标准单元阵列、位于这些单元上方的布线层2中的布线41到49以及布线层2上方的电源线50；

图6为图5中矩形区域K的放大图，其示出了三个布线层中的布线布置；

图7为沿图6中的L-L线提取的截面图，其示出了三个布线层；

图8示出了根据本发明第四实施方式的标准单元阵列的平面图；

图9示出了根据本发明第四实施方式的变型例的标准单元阵列的平面图；

图10示出了根据本发明第五实施方式的标准单元阵列的平面图；

图11示出了根据本发明第六实施方式的标准单元阵列的平面图；

图12示出了根据本发明第七实施方式的标准单元阵列的平面图；

图13示出了根据本发明第七实施方式的变型例1的标准单元阵列的平面图；

图14示出了根据本发明第七实施方式的变型例2的标准单元阵列的平面图；以及

图15示出了根据本发明第八实施方式的标准单元阵列的平面图。

具体实施方式

下面参照这些附图描述本发明的实施方式。

注意，在下面的实施方式中，“输入信号”既指数据信号又指使能信号。

第一实施方式

图1示出了根据本发明第一实施方式的标准单元阵列的平面图。

如图1所示，标准单元11到19示出为九个紧密间隔的矩形。标准单元11到13沿单元宽度方向(单元行方向)相邻设置。标准单元14到16和标准单元17到19类似地设置。为了清楚地显示输入引脚DI的位置，没有示出输出引脚D0和其它引脚。注意，连接到标准单元11到19的布线21到29位于含有这些标准单元的层上方的布线层中。布线21到29用实线示出，而标准单元11到19用虚线示出。

图2示出了图1中标准单元11的结构；

标准单元11到19(以下也简称为“单元”)在形状上基本相同。因而，下面对标准单元11的描述也适用于单元12到19。

如图2所示，在该说明书中，将平行于单元宽度方向的方向定义为x方向，而将垂直于x方向的方向定义为y方向。

标准单元11为矩形，其具有通常长度为4μm的短边以及沿所述宽度方向延伸并且通常长度为30μm的长边。

标准单元11在其主表面上具有输入引脚DI和输出引脚DO。输入引脚DI位于沿宽度方向与短边a1和a2之一相隔d1的位置。距离d1基本上比长边b短，并且通常为长边b长度的三分之一数量级(d1≤1/3b)。

图1中的标准单元11到19按照如下分组。将单元11到13称为单元行A，将单元14到16称为单元行B，而将单元17到19称为单元行C。

数据信号产生电路1位于沿与所述宽度方向基本垂直的方向远离标准单元11到19的位置。单元11到19的各输入引脚DI连接到布线21到29中的相应一条，这些布线传送由数据信号产生电路1输出的信号。

布线21到29位于含有单元11到19的层上方的布线层中，并且使用图1中未示出的通孔连接到输入引脚DI。

单元行B中的单元14到16相对于单元行A中的单元11到13沿宽度方向偏移一距离d2(即，各行中相应单元的宽度方向坐标相差d2)。

类似地，单元行C中的单元17到19相对于单元行B中的单元14到16沿与行B相对于行A偏移方向相同的方向偏移一距离d2。

距离d2基本上等于距离d1(d2＝d1)。

如上所述，单元11到13、单元14到16和单元17到19的各行相对于其它行中的单元沿宽度方向偏移。因而，各单元的输入引脚在垂直方向上不对准。因而，输入信号布线21到29能够在单个布线层中以直布线的形式提供。使用具有多个输入引脚的单元的最佳距离d2

图3示出了具有多个输入引脚的标准单元的结构。

标准单元10包括三个输入引脚DI0、DI1和DI2以及输出引脚DO。

分别具有多个输入引脚的多个标准单元10以类似于图1所示的阵列方式布置。所得到的沿宽度方向的偏移用于减少所需的布线量。

对于与具有多个输入引脚的标准单元10类似的单元来说，通过沿如图1所示的宽度方向偏移这些单元行可以减少所需的布线量。

在这种情况下，偏移距离d2(参见图1)需要大于距离d3，以保证不同行的输入引脚的宽度方向位置不重合。距离d3(d2≥d3)为从两条短边a1和a2中相对最里面的引脚更近的短边a1起测量所得。

偏移距离d2的上限为长边b与距离d3之差(即，d2≤b-d3)。

第二实施方式

第一实施方式涉及一种各单元的单元宽度和输入引脚的宽度方向位置基本相同的布置。然而，在第二实施方式中，各行中的某些单元具有不同的输入引脚位置。这使得在保持直布线的同时能够调整布线电容。

由于第二实施方式与第一实施方式基本类似，因此在整个附图中相似的元件使用相同的附图标记，并且省略了对其的进一步描述。

图4示出了根据本发明第二实施方式的标准单元阵列的平面图。

在第二实施方式中，在单元行B的第二单元中使用单元3来代替单元15(参见图1)。

单元3与各单元11到14和单元16到19具有相同的单元宽度，但是其区别在于输入引脚DI的位置更朝向该单元的中间(右手侧)。

因而，与第一实施方式相比，连接到单元3的输入引脚DI的直布线20平移到右边。结果，布线28和布线20之间的距离d4大于布线28和布线25(参加图1)之间的距离。因而，可以减小布线28和布线20之间的电容。

第三实施方式

本发明的第三实施方式涉及电源线位于布置有标准单元的区域上方的层中的情况。这里同样，调整单元位置使得连接到输入引脚的布线为直的。

参照图5至图7描述第三实施方式。

图5示出了根据本发明第三实施方式的标准单元阵列的平面图。更具体地说，该图示出了位于这些单元上方的布线层2(参见图7)中的布线41到49、以及位于布线层2上方的布线层3中的电源线50。

电源线50位于其中设有单元31到39的中央区域上方的层内。

单元32和单元39沿宽度方向向右偏移从而与单元31和38分离开，以避免电源线与输入引脚DI重叠。单元33和36沿宽度方向向右偏移与单元32和39相同的距离。

图6为矩形区域K的放大图，其示出了三个布线层中的布线结构。

图7为沿图6中的L-L线提取的截面图，其示出了这三个布线层。

如图7所示，布线层3由电源线50组成，布线层2由输入信号布线41到49组成，而布线层1由电源线54a和54b组成。

布线层3中的电源线50通过电源孔52a和52b连接到电源线54a和54b。

由于电源线50包含在布线层3中，而其它电源线54a和54b包含在布线层1中，因此电源孔52a和52b贯穿布线层2。

因而，如果单元31到39的输入引脚DI的位置与电源孔52a和52b的位置重合，则需要将连接到输入引脚的这些布线布置在电源孔的周围。

然而，如在第三实施方式中所示，如果将通常会与电源线50重合的单元32和39设置得避免与电源线50(以及电源孔52a和52b)重合，则可以使用直的布线。

第四实施方式

在本发明的第四实施方式中，在数据信号产生电路和标准单元之间设置有缓冲器。调整该缓冲器的位置以能够使用直的布线来控制到达这些单元的输入信号。

图8示出了根据本发明第四实施方式的标准单元阵列的平面图。

中继缓冲器组56设置在靠近单元11到19的位置。

中继缓冲器组56由分别用于缩短过渡(transition)时间的中继缓冲器57a到57i组成。

中继缓冲器57a到57i具有与相应单元11到19的输入引脚基本相同的宽度方向位置。例如，中继缓冲器57a具有与单元11的输入引脚DI相同的宽度方向位置。

因而，各单元11到19都利用直的布线而不受中继缓冲器57a到57i阻碍地连接到数据信号产生电路1。此外，可以缩短从数据信号产生电路1输出的信号在输入到单元11到19之前的过渡时间。

中继缓冲器57a到57ii设置在数据信号产生电路1附近(例如，设置在朝向数据信号产生电路并且与单元行A间隔开至少一个单元高度的位置)，因此在接近数据信号产生电路1的位置处能够缩短过渡时间。

第四实施方式的变型例

在第四实施方式的变型例中，中继缓冲器组设置为紧靠相应的单元行，以更有效地缩短输入信号到标准单元的过渡时间。

图9示出了根据本发明第四实施方式的变型例的标准单元阵列的平面图。如图9所示，中继缓冲器59a到59c(第一中继缓冲器组58)以图8中的方式设置在单元11到13的输入引脚DI与数据信号产生电路之间。

另一方面，中继缓冲器61d到61i(第二中继缓冲器组60)设置在单元行A(单元11到13)和单元行B(单元14到16)之间。

在图9中，第二中继缓冲器组60为表示为行A’的中继缓冲器组。

在单元行A和单元行B之间以这种方式插入中继缓冲器组60能够更有效地缩短到达单元14到16的输入信号的过渡时间。

在第四实施方式中，仅以示例而非限制的方式描述了中继缓冲器。可以接受任何能够驱动到达所述单元的输入信号的缓冲器。

第五实施方式

在本发明的第五实施方式中，为了能够控制标准单元之间的时钟信号，在靠近该密集集成的标准单元附近还另外提供了时钟脉冲门控单元或者时钟缓冲器。

图10示出了根据本发明第五实施方式的标准单元阵列的平面图。

在第五实施方式中，在单元行B中第二单元的位置(也即，由单元71到74和单元76到79这8个单元包围的区域)处设置有空区域64。

在该空区域64中设置有时钟门控单元65。

由于时钟门控单元65设置在紧密集成的单元71到74以及单元76到79的中央，因此连接这些单元71到74以及76到79的时钟输入引脚的时钟布线长度更加一致。这能够减小在时钟门控单元65之后的这些单元之间出现的时钟漂移(skew)。

注意，尽管第五实施方式涉及一种在密集集成单元的中央设置时钟门控单元的例子，但是也可以设置时钟缓冲器来代替该时钟门控单元。类似地，该时钟缓冲器能够抑制这些单元之间时钟信号时序的变化。

还要注意，所述时钟门控单元并不一定要设置在该密集集成单元的中央。将时钟门控单元设置在靠近该密集集成单元的任何位置都能够获得类似的效果。

第六实施方式

在本发明的第六实施方式中，将缓冲器设置在相邻的单元之间以能够控制这些单元之间的信号传输。

图11示出了根据本发明第六实施方式的标准单元阵列的平面图。

如图11所示，在各相邻单元91到99之间每隔一个设置保持缓冲器110a到110f。

保持缓冲器110a和110f设置在连接相邻单元的输出引脚Q和输入引脚DI的线上。

当标准单元在密集集成阵列内彼此设置得邻近时，这些单元之间的信号传输时间非常短。结果，这些单元之间的信号传输时序相对于时钟传输时序可能会变得太早。

这种情况可以通过使用第六实施方式的结构来避免。

第七实施方式

在第七实施方式中，调整单元位置以及这些单元中的输入引脚位置以减小用于包括位片(bit-slice)型数据路径的标准单元所需的布线量。

图12示出了根据本发明第七实施方式的标准单元阵列的平面图。

行A3到F3分别包括沿宽度方向相邻设置的三个单元。

这里，将包括单元行A3到单元行C3的单元组表示为“单元组a”，并且将包括单元行D3到单元行F3的单元组表示为“单元组b”。

代表相同位的单元的宽度方向位置在单元组a和单元组b中重合(输入引脚DI沿垂直于宽度方向的方向对准)。因而，各直的布线111到119由代表各组中相同位的单元共享。

各标准单元在主表面的左上角具有输入引脚DI并且在主表面的右下角具有使能引脚EN，而且起到选择器或者触发器的作用。当施加使能信号时，通过该触发器存储输入数据。

使能信号产生电路2产生使能信号，并且通过布线121将相同的使能信号提供给单元组a中的所有单元，并且通过布线122将相同的使能信号提供给单元组b中的所有单元。横向布线121和122设置在与垂直方向布线111到119不同的层中。

在各单元中，引脚EN在宽度方向和垂直方向上都与引脚DI偏离。

因而，连接到给定行中所有EN引脚的布线，例如布线121和122，在宽度方向上都能够是直的，而不与任一输入引脚DI重叠。

如上所述，当该电路包括位片型数据路径结构时，可以调整代表不同单元组中相同位的单元的位置以及输入引脚位置的位置，从而能够共享数据输入信号布线。这可以降低所需的布线量。

在第七实施方式中，仅以具有两种不同数据路径的标准单元为例进行了描述。然而，本发明也可以应用于具有多于两种输入系统的标准单元中。

第七实施方式的变型例

在第七实施方式的变型例中，在各行中在两个相邻的单元之间设置有间隙。在各间隙中设置缓冲器以控制相同行的单元之间(即，相同行中不同列的单元之间)的信号。

图13示出了根据第七实施方式的变型例的标准单元阵列的平面图。

如图13所示，在单元行A3的第二单元(位7)和第三单元(位8)之间提供间隙，并且在该间隙中设置中继缓冲器124。

以这种方式在间隙中设置中继缓冲器124能够使到达第二和第三单元(位7和位8)的使能信号的传输时间缩短。

注意，所使用的缓冲器并不一定要是中继缓冲器。也可以使用诸如保持缓冲器的其它类型缓冲器。

第七实施方式的变型例2

在第七实施方式的变型例2中，将一个或者多个单元沿行方向有意地设置在与表示相同位的其它单元的不同位置处。这些布线必须要重新布置以适应这些不同的位置，这将导致布线延迟的增加。

图14示出了根据第七实施方式的变型例2的标准单元阵列的平面图。

与图12相比，图14清楚地示出了在变型例2中交换了第一单元(位1)和相邻的第二单元(位0)的位置。

布线126连接到行F3的第一单元的输入引脚DI，布线128连接到行F3的第二单元。第一单元和第二单元表示相同的位但是区别在于在其各自组内的宽度方向位置。结果，布线126和128必须包括转弯。

布线128设置在与布线111到116、布线119和布线126不同的层中。

由于具有包括转弯的部分，因此牺牲了一些布线节约。然而，该结构能够在不使用单独的保持缓冲器的情况下将布线延迟引入到行F3的列AA和列BB的单元之间。

第八实施方式

图15示出了根据本发明第八实施方式的标准单元阵列的平面图。

单元行A1由标准单元131到133构成，并且单元行B1由单元134到136构成。与其它实施方式相比，不同行的单元具有基本相同的宽度方向位置(即，单元行A1和单元行B1中的单元在垂直于宽度方向的方向上对准)。

单元行A1中的单元131到133以及单元行B1中的单元134到136具有基本相同的单元宽度，并且输入引脚DI在行之间左右对称。可以将单元134到136称为单元131到133的反射单元。

单元行B1中的单元134到136的输入引脚DI与单元行A1中的输入引脚DI在垂直方向上不对准。因此，对于连接到单元行B1中的单元134到136的布线144到146来说，可以使用直的布线。

在第八实施方式中描述了将本发明应用于输入引脚朝向各单元左边缘设置的情况。然而，本发明并不限于这种情况，其可以应用于任何结构中，只要这些单元中的输入引脚位置按照左右反射不重合即可。

此外，本发明可以是第八实施方式与第二到第七实施方式的任意组合。注意

(1)在上面各实施方式中描述了标准单元方法半导体电路。然而，本发明不限于应用于这种方法，其可以应用于其它方法。

尽管通过一些例子参照附图对本发明进行了充分的描述，但要注意，对本领域所属技术人员来说，各种变化和修改是显而易见的。

因此，除非这种变化和修改背离了本发明的范围，否则它们都应该认为包括在其中。

Claims (18)

1、一种半导体电路，包括：

第一单元行，其包括沿行方向设置的多个单元，其中各单元沿所述行方向具有预定的单元宽度并且在沿该行方向的预定位置处设置有至少一输入引脚；以及

第二单元行，其包括形状与所述第一行的单元基本相同的多个单元并且平行于所述第一单元行，其中

所述第二单元行相对于第一单元行沿所述行方向偏移，从而所述第二单元行中的各单元与第一单元行中对应的单元不对准。

2、根据权利要求1所述的半导体电路，其中

所述第二单元行中的单元的输入引脚沿所述行方向相对于所述第一单元行中的单元的输入引脚偏移。

3、根据权利要求1所述的半导体电路，其中

在各单元中，所述至少一输入引脚朝向沿与所述行方向垂直的方向上延伸的第一边缘设置，并且

所述第二行的单元相对于所述第一行的单元偏移从所述第一边缘到距离该第一边缘最远的输入引脚的至少一个行方向的距离。

4、根据权利要求1所述的半导体电路，还包括：

单元组，其包括第一单元行和第二单元行；和

电源线或者地线，其中

用于所述单元组的电源线或者地线设置在该单元组的正上方，

所述电源线或者地线沿垂直于所述行方向的方向延伸，并且

布置所述组中的单元以使从平面图上看所述输入引脚不与所述布线重叠。

5、根据权利要求1所述的半导体电路，还包括：

第一单元组，其包括第一单元行和第二单元行；

第二单元组，其包括形式与所述第一单元组的单元行基本相同的单元行；以及

信号电路，用于向所述单元提供输入信号，其中

所述信号电路将相同的输入信号提供给在第一单元组和第二单元组中代表相同位的单元，并且所述第一组中的相同位单元与所述第二组中的相同位单元沿垂直于所述行方向的方向上对准。

6、根据权利要求5所述的半导体电路，其中

所述信号电路通过多条输入布线向各单元提供多个信号，

各单元具有包括至少一输入引脚的多个输入引脚，其在数量上对应于为所述各单元设置的多条输入布线；

所述各单元中的输入引脚在所述行方向和垂直方向上彼此均不对准。

7、根据权利要求5所述的半导体电路，其中

在所述第一单元组和第二单元组中，代表某些位的单元在位置上不同。

8、根据权利要求1所述的半导体电路，还包括：

沿所述行方向在相邻的一对单元之间提供的缓冲器。

9、根据权利要求1所述的半导体电路，其中

所述第一单元行和第二单元行至少其中之一包括一个其单元宽度基本等于其它单元但至少一输入引脚的行方向位置不同于其它单元的单元。

10、根据权利要求1所述的半导体电路，还包括

缓冲器组，其包括用于驱动到所述单元的输入信号的多个缓冲器，

其中各所述多个缓冲器与相应单元的输入引脚沿垂直于所述行方向的方向对准。

11、根据权利要求10所述的半导体电路，其中

各缓冲器设置为与所述相应的单元相邻。

12、根据权利要求10所述的半导体电路，还包括

用于向所述单元提供输入信号的信号电路，其中

所述缓冲器组包括预定数量的缓冲器，该预定数量为预定单元行中的单元数量，并且

所述缓冲器组设置在所述预定单元行和位于比该预定单元行更靠近所述信号电路的单元行之间。

13、根据权利要求10所述的半导体电路，还包括

用于将输入信号提供给所述单元的信号电路，其中

所述缓冲器组包括预定数量的缓冲器，该预定数量为预定单元行中的单元数量，并且

所述缓冲器组沿垂直方向朝向所述信号电路设置，使之与所述预定单元行分隔开至少该预定单元行的高度。

14、根据权利要求1所述的半导体电路，还包括

第三单元行，其包括多个与所述第一行的单元形状相同的单元并且平行于所述第一单元行，所述第三单元行中的单元相对于所述第一单元行和第二单元行中的单元沿行方向偏移；

密集单元组，其包括沿垂直方向相邻设置的第一、第二和第三单元行；和

时钟门控单元或者时钟缓冲器单元，其中

该时钟门控单元或者时钟缓冲器单元设置在所述第二单元行中，使之由所述密集单元组中的单元包围。

15、根据权利要求1所述的半导体电路，其中

每个单元具有触发器功能。

16、一种半导体电路，包括

第一单元行，其具有沿行方向设置的多个单元，各单元具有沿所述行方向设置的预定单元宽度以及在预定位置处设置的至少一输入引脚；

第二单元行，其平行于所述第一单元行并且包括作为所述单元的左右反射模式的反射单元，其中

所述各单元中的预定位置与相应的反射单元中至少一输入引脚的位置不重合，并且

所述第一单元行中的单元的输入引脚与所述第二单元行中的单元的输入引脚布置为沿垂直于所述行方向的方向不对准。

17、根据权利要求16所述的半导体电路，其中

在各单元中，所述至少一输入引脚朝向沿所述垂直方向延伸的第一边缘设置。

18、根据权利要求16所述的半导体电路，其中

所述第一单元行中的各单元与所述第二单元行中的相应单元沿垂直方向对准。

Images