JPH10313060A - フリップフロップセル、加算器セルのセル構造およびそれを用いた半導体回路装置 - Google Patents
フリップフロップセル、加算器セルのセル構造およびそれを用いた半導体回路装置Info
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- JPH10313060A JPH10313060A JP12270597A JP12270597A JPH10313060A JP H10313060 A JPH10313060 A JP H10313060A JP 12270597 A JP12270597 A JP 12270597A JP 12270597 A JP12270597 A JP 12270597A JP H10313060 A JPH10313060 A JP H10313060A
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Abstract
(57)【要約】
【課題】ゲートアレイ、スタンダードセル等に用いられ
るフリップフロップセルと加算器セルのセル構造に関
し、セルから信号線を入出力するためのピンの配置が適
切でないため、複数個セルを使用する場合、セル間の配
線に無効な配線が生じたり、データの流れを乱したりす
るため配線負荷、配線エリアの増大を招くという問題点
があった。 【解決手段】セルのピンの配置を制限することおよび信
号の流れに従って選択される２種類のセルを単一セルラ
イブラリに具備することにより配線負荷、配線エリアの
削減を図る。セル１３とセル１４とは左右対称の関係に
あるので、１３の出力Ｑと１４の入力Ｄとを一直線の配
線で接続することが出来る。 【効果】フリップフロップセル間または加算器セル間を
接続する配線を直線で接続でき、同時にセル間の配線エ
リアについても小さくすることができる。
るフリップフロップセルと加算器セルのセル構造に関
し、セルから信号線を入出力するためのピンの配置が適
切でないため、複数個セルを使用する場合、セル間の配
線に無効な配線が生じたり、データの流れを乱したりす
るため配線負荷、配線エリアの増大を招くという問題点
があった。 【解決手段】セルのピンの配置を制限することおよび信
号の流れに従って選択される２種類のセルを単一セルラ
イブラリに具備することにより配線負荷、配線エリアの
削減を図る。セル１３とセル１４とは左右対称の関係に
あるので、１３の出力Ｑと１４の入力Ｄとを一直線の配
線で接続することが出来る。 【効果】フリップフロップセル間または加算器セル間を
接続する配線を直線で接続でき、同時にセル間の配線エ
リアについても小さくすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ゲートアレイ、ス
タンダードセル等に用いられるフリップフロップセルと
加算器セルのセル構造およびゲートアレイ、スタンダー
ドセル等のセルライブラリに関わる。
タンダードセル等に用いられるフリップフロップセルと
加算器セルのセル構造およびゲートアレイ、スタンダー
ドセル等のセルライブラリに関わる。
【０００２】
【従来の技術】従来のゲートアレイ、スタンダードセル
等に用いられるフリップフロップセルのセル構造の１例
を図１０に示す。図１０において、２０１はフリップフ
ロップセルの外形、２０２はクロックを入力する配線を
接続するためのクロック入力ピン、２０３はデータを入
力する配線を接続するためのデータ入力ピン、２０４は
データを出力する配線を接続するためのデータ出力ピン
である。
等に用いられるフリップフロップセルのセル構造の１例
を図１０に示す。図１０において、２０１はフリップフ
ロップセルの外形、２０２はクロックを入力する配線を
接続するためのクロック入力ピン、２０３はデータを入
力する配線を接続するためのデータ入力ピン、２０４は
データを出力する配線を接続するためのデータ出力ピン
である。
【０００３】図１１に図１０で示されるフリップフロッ
プセルを用いて構成した４ｂｉｔシフトレジスタのセル
配置および配線を示す。図１１において、２１１、２１
２、２１３、２１４はフリップフロップセル、２１５は
データを入力する配線、２１６はデータを出力する配
線、２１７はシフトクロックを入力する配線、２１８は
フリップフロップセル２１１のデータ出力ピンとフリッ
プフロップセル２１２のデータ入力ピンを接続する配
線、２１９はフリップフロップセル２１２のデータ出力
ピンとフリップフロップセル２１３のデータ入力ピンを
接続する配線、２２０はフリップフロップセル２１３の
データ出力ピンとフリップフロップセル２１４のデータ
入力ピンを接続する配線である。
プセルを用いて構成した４ｂｉｔシフトレジスタのセル
配置および配線を示す。図１１において、２１１、２１
２、２１３、２１４はフリップフロップセル、２１５は
データを入力する配線、２１６はデータを出力する配
線、２１７はシフトクロックを入力する配線、２１８は
フリップフロップセル２１１のデータ出力ピンとフリッ
プフロップセル２１２のデータ入力ピンを接続する配
線、２１９はフリップフロップセル２１２のデータ出力
ピンとフリップフロップセル２１３のデータ入力ピンを
接続する配線、２２０はフリップフロップセル２１３の
データ出力ピンとフリップフロップセル２１４のデータ
入力ピンを接続する配線である。
【０００４】次に従来のゲートアレイ、スタンダードセ
ルに用いられる加算器セルのセル構造の１例を図１２に
示す。図１２において、２２１は加算器セルの外形、２
２２はデータの一方を入力するための配線を接続する加
算器入力Ａピン、２２３はデータの他方を入力するため
の配線を接続する加算器入力Ｂ、２２４はキャリーを入
力するための配線を接続するキャリー入力ピン、２２５
はキャリーを出力するための配線を接続するキャリー出
力ピン、２２６は加算結果を出力するための配線を接続
する加算器出力である。
ルに用いられる加算器セルのセル構造の１例を図１２に
示す。図１２において、２２１は加算器セルの外形、２
２２はデータの一方を入力するための配線を接続する加
算器入力Ａピン、２２３はデータの他方を入力するため
の配線を接続する加算器入力Ｂ、２２４はキャリーを入
力するための配線を接続するキャリー入力ピン、２２５
はキャリーを出力するための配線を接続するキャリー出
力ピン、２２６は加算結果を出力するための配線を接続
する加算器出力である。
【０００５】図１３に図１２で示される加算器セルを用
いて構成した３ｂｉｔ加算器のセル配置および配線を示
す。図１３において、２３１、２３２、２３３は加算器
セル、２３４、２３６、２３８はデータの一方を入力す
るための配線、２３５、２３７、２３９はデータの他方
を入力するための配線、２４０は本３ｂｉｔ加算器へキ
ャリーを入力するための配線、２４１は加算器セル２３
１のキャリー出力ピンと加算器セル２３２のキャリー入
力ピンを接続する配線、２４２は加算器セル２３２のキ
ャリー出力ピンと加算器セル２３３のキャリー入力ピン
を接続する配線、２４３は本３ｂｉｔ加算器からのキャ
リーを出力するための配線、２４４、２４５、２４６は
加算結果を出力するための配線である。
いて構成した３ｂｉｔ加算器のセル配置および配線を示
す。図１３において、２３１、２３２、２３３は加算器
セル、２３４、２３６、２３８はデータの一方を入力す
るための配線、２３５、２３７、２３９はデータの他方
を入力するための配線、２４０は本３ｂｉｔ加算器へキ
ャリーを入力するための配線、２４１は加算器セル２３
１のキャリー出力ピンと加算器セル２３２のキャリー入
力ピンを接続する配線、２４２は加算器セル２３２のキ
ャリー出力ピンと加算器セル２３３のキャリー入力ピン
を接続する配線、２４３は本３ｂｉｔ加算器からのキャ
リーを出力するための配線、２４４、２４５、２４６は
加算結果を出力するための配線である。
【０００６】
【発明が解決しようとする課題】しかし前述の従来技術
では、下記の問題点があった。
では、下記の問題点があった。
【０００７】（１）図１１で示される４ｂｉｔシフトレ
ジスタはシフトクロックの配線を直線で接続しているた
めシフトクロックの配線は最適であるが、データの配線
については配線２１８、２１９、２２０で示すように直
線にならず配線負荷および配線エリアの増大を招いてい
る。
ジスタはシフトクロックの配線を直線で接続しているた
めシフトクロックの配線は最適であるが、データの配線
については配線２１８、２１９、２２０で示すように直
線にならず配線負荷および配線エリアの増大を招いてい
る。
【０００８】（２）図１１で示される４ｂｉｔシフトレ
ジスタはデータの流れはＹ軸方向（上下方向）に向かっ
ている場合を示すが、Ｘ軸方向（左右方向）にデータが
流れる場合、図１０で示されるフリップフロップセルで
構成すると、配線長の増大を許容しなければならない。
ゲートアレイ、スタンダードセルにおいてセルは１回路
についてセル構造は１種類である。
ジスタはデータの流れはＹ軸方向（上下方向）に向かっ
ている場合を示すが、Ｘ軸方向（左右方向）にデータが
流れる場合、図１０で示されるフリップフロップセルで
構成すると、配線長の増大を許容しなければならない。
ゲートアレイ、スタンダードセルにおいてセルは１回路
についてセル構造は１種類である。
【０００９】（３）図１３で示される３ｂｉｔ加算器は
セルの配置について辺をそろえたため、キャリーの配線
は配線２４１、２４２で示されるように直線にならず配
線負荷および配線エリアの増大を招いている。
セルの配置について辺をそろえたため、キャリーの配線
は配線２４１、２４２で示されるように直線にならず配
線負荷および配線エリアの増大を招いている。
【００１０】（４）図１３で示される３ｂｉｔ加算器は
データの流れはＸ軸方向に向かっている場合を示すが、
Ｙ軸方向にデータが流れる場合、図１２で示される加算
器セルで構成すると、配線長の増大を許容しなければな
らない。ゲートアレイ、スタンダードセルにおいてセル
は１回路についてセル構造は１種類である。
データの流れはＸ軸方向に向かっている場合を示すが、
Ｙ軸方向にデータが流れる場合、図１２で示される加算
器セルで構成すると、配線長の増大を許容しなければな
らない。ゲートアレイ、スタンダードセルにおいてセル
は１回路についてセル構造は１種類である。
【００１１】そこで本発明はこのような問題点を解決す
るものでその目的とするところは、フリップフロップセ
ル、加算器セルを複数使用する半導体回路装置におい
て、セル間を接続する配線の負荷および配線エリアの小
さい、低パワー、低コストな半導体回路装置を構成でき
るフリップフロップセル、加算器セルのセル構造を提供
することにある。
るものでその目的とするところは、フリップフロップセ
ル、加算器セルを複数使用する半導体回路装置におい
て、セル間を接続する配線の負荷および配線エリアの小
さい、低パワー、低コストな半導体回路装置を構成でき
るフリップフロップセル、加算器セルのセル構造を提供
することにある。
【００１２】また、フリップフロップセル、加算器セル
を使用する半導体回路装置において、データの流れを阻
害せず、配線負荷および配線エリアを小さくする最適な
セル構造を持つフリップフロップセル、加算器セルを選
択可能な半導体回路装置を提供することにある。
を使用する半導体回路装置において、データの流れを阻
害せず、配線負荷および配線エリアを小さくする最適な
セル構造を持つフリップフロップセル、加算器セルを選
択可能な半導体回路装置を提供することにある。
【００１３】
【課題を解決するための手段】本発明の請求項１に記載
したフリップフロップセルのセル構造は、クロック入力
ピンと、データ入力ピンと、データ出力ピンとを具備す
るフリップフロップセルのセル構造において、前記クロ
ック入力ピンがセルの左辺および右辺から等距離線上の
１点に配置され、前記データ入力ピンおよび前記データ
出力ピンは前記等距離線に対し対称の線上の点に配置さ
れることを特徴とする。
したフリップフロップセルのセル構造は、クロック入力
ピンと、データ入力ピンと、データ出力ピンとを具備す
るフリップフロップセルのセル構造において、前記クロ
ック入力ピンがセルの左辺および右辺から等距離線上の
１点に配置され、前記データ入力ピンおよび前記データ
出力ピンは前記等距離線に対し対称の線上の点に配置さ
れることを特徴とする。
【００１４】本発明の請求項２に記載したフリップフロ
ップセルのセル構造は、クロック入力ピンと、データ入
力ピンと、データ出力ピンとを具備するフリップフロッ
プセルのセル構造において、前記クロック入力ピンがセ
ルの上辺および下辺から等距離線上の１点に配置され、
前記データ入力ピンおよび前記データ出力ピンは前記等
距離線に対し対称の線上の点に配置されることを特徴と
する。
ップセルのセル構造は、クロック入力ピンと、データ入
力ピンと、データ出力ピンとを具備するフリップフロッ
プセルのセル構造において、前記クロック入力ピンがセ
ルの上辺および下辺から等距離線上の１点に配置され、
前記データ入力ピンおよび前記データ出力ピンは前記等
距離線に対し対称の線上の点に配置されることを特徴と
する。
【００１５】本発明の請求項３に記載した加算器セルの
セル構造は、キャリー入力ピンとキャリー出力ピンとを
具備する加算器セルのセル構造において、前記キャリー
入力ピンおよび前記キャリー出力ピンはセルの左辺およ
び右辺から等距離線上の点に配置されることを特徴とす
る。
セル構造は、キャリー入力ピンとキャリー出力ピンとを
具備する加算器セルのセル構造において、前記キャリー
入力ピンおよび前記キャリー出力ピンはセルの左辺およ
び右辺から等距離線上の点に配置されることを特徴とす
る。
【００１６】本発明の請求項４に記載した加算器セルの
セル構造は、キャリー入力ピンとキャリー出力ピンとを
具備する加算器セルのセル構造において、前記キャリー
入力ピンおよび前記キャリー出力ピンはセルの上辺およ
び下辺から等距離線上の点に配置されることを特徴とす
る。
セル構造は、キャリー入力ピンとキャリー出力ピンとを
具備する加算器セルのセル構造において、前記キャリー
入力ピンおよび前記キャリー出力ピンはセルの上辺およ
び下辺から等距離線上の点に配置されることを特徴とす
る。
【００１７】本発明の請求項５に記載した半導体回路装
置は、請求項１に記載のセル構造を有するフリップフロ
ップセル又は請求項２に記載のセル構造を有するフリッ
プフロップセルを単一セルライブラリ内に具備すること
を特徴とする半導体回路装置。
置は、請求項１に記載のセル構造を有するフリップフロ
ップセル又は請求項２に記載のセル構造を有するフリッ
プフロップセルを単一セルライブラリ内に具備すること
を特徴とする半導体回路装置。
【００１８】本発明の請求項６に記載した半導体回路装
置は、請求項３に記載のセル構造を有する加算器セル又
は請求項４に記載のセル構造を有する加算器セルを単一
セルライブラリ内に具備することを特徴とする。
置は、請求項３に記載のセル構造を有する加算器セル又
は請求項４に記載のセル構造を有する加算器セルを単一
セルライブラリ内に具備することを特徴とする。
【００１９】本発明の請求項７に記載した半導体回路装
置は、複数の同一セルをカスケード状に接続してなる回
路を有する半導体回路装置において、当該段のセルの出
力端子と次段のセルの入力端子とが該セルのカスケード
接続の方向と略垂直もしくは略平衡に直線上に配置され
るように前記出力端子と前記入力端子とを配置してなる
セルを有することを特徴とする。
置は、複数の同一セルをカスケード状に接続してなる回
路を有する半導体回路装置において、当該段のセルの出
力端子と次段のセルの入力端子とが該セルのカスケード
接続の方向と略垂直もしくは略平衡に直線上に配置され
るように前記出力端子と前記入力端子とを配置してなる
セルを有することを特徴とする。
【００２０】
【作用】本発明の上記の構成によれば、複数のフリップ
フロップセルまたは加算器セルを使用する半導体回路装
置において、フリップフロップセル間または加算器セル
間を接続する配線を直線で接続でき、同時にセル間の配
線エリアについても小さくすることができる。
フロップセルまたは加算器セルを使用する半導体回路装
置において、フリップフロップセル間または加算器セル
間を接続する配線を直線で接続でき、同時にセル間の配
線エリアについても小さくすることができる。
【００２１】また、本発明の上記の構成によれば、単一
セルライブラリにおいて、データの流れに応じたセル構
成を有するフリップフロップセル、加算器セルを選択す
ることができるためデータの流れを乱すことがない。
セルライブラリにおいて、データの流れに応じたセル構
成を有するフリップフロップセル、加算器セルを選択す
ることができるためデータの流れを乱すことがない。
【００２２】
【発明の実施の形態】図１は本発明のフリップフロップ
セルの第１の実施例を示すセル構造図である。図１にお
いて、１はフリップフロップセルの外形、２はクロック
入力ピン、３はデータ入力ピン、４はデータ出力ピン、
５はフリップフロップセルの左辺および右辺からの等距
離線である。クロック入力ピン２は等距離線５上のいず
れかの位置（セル内）に配置される。またデータ入力ピ
ン３およびデータ出力ピン４は等距離線５に対し対称の
線上の点に配置される。
セルの第１の実施例を示すセル構造図である。図１にお
いて、１はフリップフロップセルの外形、２はクロック
入力ピン、３はデータ入力ピン、４はデータ出力ピン、
５はフリップフロップセルの左辺および右辺からの等距
離線である。クロック入力ピン２は等距離線５上のいず
れかの位置（セル内）に配置される。またデータ入力ピ
ン３およびデータ出力ピン４は等距離線５に対し対称の
線上の点に配置される。
【００２３】図２は本発明のフリップフロップセルの第
２の実施例を示すセル構造図である。図２において、６
はフリップフロップセルの外形、７はクロック入力ピ
ン、８はデータ入力ピン、９はデータ出力ピン、１０は
フリップフロップセルの上辺および下辺からの等距離線
である。クロック入力ピン７はセル上の等距離線１０上
のいずれかの位置に配置される。またデータ入力ピン８
およびデータ出力ピン９は等距離線１０に対し対称の線
上の点に配置される。
２の実施例を示すセル構造図である。図２において、６
はフリップフロップセルの外形、７はクロック入力ピ
ン、８はデータ入力ピン、９はデータ出力ピン、１０は
フリップフロップセルの上辺および下辺からの等距離線
である。クロック入力ピン７はセル上の等距離線１０上
のいずれかの位置に配置される。またデータ入力ピン８
およびデータ出力ピン９は等距離線１０に対し対称の線
上の点に配置される。
【００２４】図３は第１の実施例のフリップフロップセ
ルを使用して構成した４ｂｉｔシフトレジスタのセル配
置および配線を示す図である。図３において、１１、１
２、１３、１４はフリップフロップセル、１５は４ｂｉ
ｔシフトレジスタへデータを入力するための配線、１６
は４ｂｉｔシフトレジスタからデータを出力するための
配線、１７は４ｂｉｔシフトレジスタへシフトクロック
を入力するための配線である。フリップフロップセル１
２および１４はフリップフロップセル１１および１３に
対し、Ｙ軸対してミラー配置されている。シフトクロッ
クの配線はフリップフロップのクロック入力ピンがセル
の左辺および右辺からの等距離線上にあるためセルがミ
ラーされたセルとそうでないセルが配置されても直線で
配線できる。セル間のデータの出力と入力を接続する配
線はフリップフロップセルのデータ出力ピンおよびデー
タ入力ピンが等距離線に対し対称の線上に配置されてい
るため図３に示すように直線で配線できる。
ルを使用して構成した４ｂｉｔシフトレジスタのセル配
置および配線を示す図である。図３において、１１、１
２、１３、１４はフリップフロップセル、１５は４ｂｉ
ｔシフトレジスタへデータを入力するための配線、１６
は４ｂｉｔシフトレジスタからデータを出力するための
配線、１７は４ｂｉｔシフトレジスタへシフトクロック
を入力するための配線である。フリップフロップセル１
２および１４はフリップフロップセル１１および１３に
対し、Ｙ軸対してミラー配置されている。シフトクロッ
クの配線はフリップフロップのクロック入力ピンがセル
の左辺および右辺からの等距離線上にあるためセルがミ
ラーされたセルとそうでないセルが配置されても直線で
配線できる。セル間のデータの出力と入力を接続する配
線はフリップフロップセルのデータ出力ピンおよびデー
タ入力ピンが等距離線に対し対称の線上に配置されてい
るため図３に示すように直線で配線できる。
【００２５】図４は本発明の加算器セルの第１の実施例
を示すセル構造図である。図４において、３１は加算器
セルの外形、３２は加算器入力Ａピン、３３は加算器入
力Ｂ、３４はキャリー入力ピン、３５は加算器出力ピ
ン、３６はキャリー出力ピン、３７は加算器セルの左辺
および右辺からの等距離線である。キャリー入力ピンお
よびキャリー出力ピンは等距離線３７上のいずれかの位
置（セル内）に配置される。
を示すセル構造図である。図４において、３１は加算器
セルの外形、３２は加算器入力Ａピン、３３は加算器入
力Ｂ、３４はキャリー入力ピン、３５は加算器出力ピ
ン、３６はキャリー出力ピン、３７は加算器セルの左辺
および右辺からの等距離線である。キャリー入力ピンお
よびキャリー出力ピンは等距離線３７上のいずれかの位
置（セル内）に配置される。
【００２６】図５は本発明の加算器セルの第２の実施例
を示すセル構造図である。図５において、４１は加算器
セルの外形、４２は加算器入力Ａピン、４３は加算器入
力Ｂ、４４はキャリー入力ピン、４６は加算器出力ピ
ン、４５はキャリー出力ピン、４７は加算器セルの上辺
および下辺からの等距離線である。キャリー入力ピンお
よびキャリー出力ピンは等距離線４７上のいずれかの位
置（セル内）に配置される。
を示すセル構造図である。図５において、４１は加算器
セルの外形、４２は加算器入力Ａピン、４３は加算器入
力Ｂ、４４はキャリー入力ピン、４６は加算器出力ピ
ン、４５はキャリー出力ピン、４７は加算器セルの上辺
および下辺からの等距離線である。キャリー入力ピンお
よびキャリー出力ピンは等距離線４７上のいずれかの位
置（セル内）に配置される。
【００２７】図６は第１の実施例の加算器セルを使用し
て構成した３ｂｉｔ加算器のセル配置および配線を示す
図である。図６において、５１、５２、５３は加算器セ
ル、５４、５６、５８はデータの一方を入力するための
配線、５５、５７、５９はデータの他方を入力するため
の配線、６０は本３ｂｉｔ加算器へキャリーを入力する
ための配線、６１は本３ｂｉｔ加算器からのキャリーを
出力するための配線、６２、６３、６４は加算結果を出
力するための配線である。セル間でキャリー出力ピンと
キャリー入力ピンを接続するための配線は、加算器セル
のキャリー入力ピンおよびキャリー出力ピンが加算器セ
ルの左辺および右辺からの等距離線上にあるため、図６
に示すように直線で配線できる。
て構成した３ｂｉｔ加算器のセル配置および配線を示す
図である。図６において、５１、５２、５３は加算器セ
ル、５４、５６、５８はデータの一方を入力するための
配線、５５、５７、５９はデータの他方を入力するため
の配線、６０は本３ｂｉｔ加算器へキャリーを入力する
ための配線、６１は本３ｂｉｔ加算器からのキャリーを
出力するための配線、６２、６３、６４は加算結果を出
力するための配線である。セル間でキャリー出力ピンと
キャリー入力ピンを接続するための配線は、加算器セル
のキャリー入力ピンおよびキャリー出力ピンが加算器セ
ルの左辺および右辺からの等距離線上にあるため、図６
に示すように直線で配線できる。
【００２８】次に本発明のフリップフロップセルを使用
した３ｂｉｔレジスタを２構成について以下に説明す
る。
した３ｂｉｔレジスタを２構成について以下に説明す
る。
【００２９】図７は本発明のフリップフロップセルを使
用して構成した３ｂｉｔレジスタの第１のセル配置およ
び配線を示す図である。図７において、７１、７２、７
３は図１で示したセル構造を有するフリップフロップセ
ル、７４、７５、７６はデータを入力するための配線、
７７はクロックを入力するための配線、７８、７９、８
０はデータを出力するための配線である。
用して構成した３ｂｉｔレジスタの第１のセル配置およ
び配線を示す図である。図７において、７１、７２、７
３は図１で示したセル構造を有するフリップフロップセ
ル、７４、７５、７６はデータを入力するための配線、
７７はクロックを入力するための配線、７８、７９、８
０はデータを出力するための配線である。
【００３０】図８は本発明のフリップフロップセルを使
用して構成した３ｂｉｔレジスタの第２のセル配置およ
び配線を示す図である。図８において、８１、８２、８
３は図２で示したセル構造を有するフリップフロップセ
ル、８４、８５、８６はデータを出力するための配線、
８７はクロックを入力するための配線、８８、８９、９
０はデータを入力するための配線である。
用して構成した３ｂｉｔレジスタの第２のセル配置およ
び配線を示す図である。図８において、８１、８２、８
３は図２で示したセル構造を有するフリップフロップセ
ル、８４、８５、８６はデータを出力するための配線、
８７はクロックを入力するための配線、８８、８９、９
０はデータを入力するための配線である。
【００３１】図７に示す３ｂｉｔレジスタはデータの流
れがＸ軸方向である場合に有効なセル配置であり、図１
で示したセル構造を有するフリップフロップセルを用い
ている。一方、図８に示す３ｂｉｔレジスタはデータの
流れがＹ軸方向である場合に有効なセル配置であり、図
２で示したセル構造を有するフリップフロップセルを用
いている。ゲートアレイ、スタンダードセル等の単一セ
ルライブラリに図１および図２で示したセル構造を有す
るフリップフロップセルを用意し、チップ内のデータの
流れに適したセルを選択することで、無用な配線の増
加、配線エリアの増加をなくすことができる。
れがＸ軸方向である場合に有効なセル配置であり、図１
で示したセル構造を有するフリップフロップセルを用い
ている。一方、図８に示す３ｂｉｔレジスタはデータの
流れがＹ軸方向である場合に有効なセル配置であり、図
２で示したセル構造を有するフリップフロップセルを用
いている。ゲートアレイ、スタンダードセル等の単一セ
ルライブラリに図１および図２で示したセル構造を有す
るフリップフロップセルを用意し、チップ内のデータの
流れに適したセルを選択することで、無用な配線の増
加、配線エリアの増加をなくすことができる。
【００３２】次に本発明の加算器セルを使用した３ｂｉ
ｔ加算器を説明する。
ｔ加算器を説明する。
【００３３】図９は本発明の加算器セルを使用して構成
した３ｂｉｔ加算器のセル配置および配線を示す図であ
る。図９において、９１、９２、９３は図５で示したセ
ル構造を有する加算器セル、９９、１０１、１０３はデ
ータの一方を入力するための配線、１００、１０２、１
０４はデータの他方を入力するための配線、９７は本３
ｂｉｔ加算器へキャリーを入力するための配線、９８は
本３ｂｉｔ加算器からのキャリーを出力するための配
線、９４、９５、９６は加算結果を出力するための配線
である。
した３ｂｉｔ加算器のセル配置および配線を示す図であ
る。図９において、９１、９２、９３は図５で示したセ
ル構造を有する加算器セル、９９、１０１、１０３はデ
ータの一方を入力するための配線、１００、１０２、１
０４はデータの他方を入力するための配線、９７は本３
ｂｉｔ加算器へキャリーを入力するための配線、９８は
本３ｂｉｔ加算器からのキャリーを出力するための配
線、９４、９５、９６は加算結果を出力するための配線
である。
【００３４】図６に示した３ｂｉｔ加算器はデータの流
れがＸ軸方向である場合に有効なセル配置であり、図４
で示したセル構造を有する加算器セルを用いている。一
方、図９に示す３ｂｉｔ加算器はデータの流れがＹ軸方
向である場合に有効なセル配置であり、図５で示したセ
ル構造を有するフリップフロップセルを用いている。ゲ
ートアレイ、スタンダードセル等の単一ライブラリに図
４および図５で示したセル構造を有する加算器セルを用
意し、チップ内のデータの流れに適したセルを選択する
ことで、無用な配線の増加、配線エリアの増加をなくす
ことができる。
れがＸ軸方向である場合に有効なセル配置であり、図４
で示したセル構造を有する加算器セルを用いている。一
方、図９に示す３ｂｉｔ加算器はデータの流れがＹ軸方
向である場合に有効なセル配置であり、図５で示したセ
ル構造を有するフリップフロップセルを用いている。ゲ
ートアレイ、スタンダードセル等の単一ライブラリに図
４および図５で示したセル構造を有する加算器セルを用
意し、チップ内のデータの流れに適したセルを選択する
ことで、無用な配線の増加、配線エリアの増加をなくす
ことができる。
【００３５】
【発明の効果】以上述べたように本発明のフリップフロ
ップセルおよび加算器セルのセル構造は、 （１）Ｘ軸方向のデータの流れに適するセル構造を有す
るフリップフロップセル（図１に示すセル構造を有す
る） （２）Ｙ軸方向のデータの流れに適するセル構造を有す
るフリップフロップセル（図２に示すセル構造を有す
る） （３）Ｘ軸方向のデータの流れに適するセル構造を有す
る加算器セル（図４に示すセル構造を有する） （４）Ｙ軸方向のデータの流れに適するセル構造を有す
る加算器セル（図５に示すセル構造を有する） を提供することで、フリップフロップセル、加算器セル
を複数個使用した場合においてセル間に無用な配線が必
要でないため配線負荷が小さいセル配置が可能であり、
低パワー化を図ることができる。また、同時にセル間の
配線エリアも小さくすることができるため、高密度なセ
ル配置が可能であり、低コスト化を図ることができる。
ップセルおよび加算器セルのセル構造は、 （１）Ｘ軸方向のデータの流れに適するセル構造を有す
るフリップフロップセル（図１に示すセル構造を有す
る） （２）Ｙ軸方向のデータの流れに適するセル構造を有す
るフリップフロップセル（図２に示すセル構造を有す
る） （３）Ｘ軸方向のデータの流れに適するセル構造を有す
る加算器セル（図４に示すセル構造を有する） （４）Ｙ軸方向のデータの流れに適するセル構造を有す
る加算器セル（図５に示すセル構造を有する） を提供することで、フリップフロップセル、加算器セル
を複数個使用した場合においてセル間に無用な配線が必
要でないため配線負荷が小さいセル配置が可能であり、
低パワー化を図ることができる。また、同時にセル間の
配線エリアも小さくすることができるため、高密度なセ
ル配置が可能であり、低コスト化を図ることができる。
【００３６】さらに、ゲートアレイ、スタンダードセル
等の単一セルライブラリ内に （５）Ｘ軸方向のデータの流れに適するセル構造を有す
るものとＹ軸方向のデータの流れに適するセル構造を有
するものとの２種類のフリップフロップセル （６）Ｘ軸方向のデータの流れに適するセル構造を有す
るものとＹ軸方向のデータの流れに適するセル構造を有
するものとの２種類の加算器セル を具備することによりデータの流れを乱すことなくセル
を配置することができるため、無効な配線エリア、配線
負荷の小さなレジスタ、加算器等を構成できるという効
果を有する。
等の単一セルライブラリ内に （５）Ｘ軸方向のデータの流れに適するセル構造を有す
るものとＹ軸方向のデータの流れに適するセル構造を有
するものとの２種類のフリップフロップセル （６）Ｘ軸方向のデータの流れに適するセル構造を有す
るものとＹ軸方向のデータの流れに適するセル構造を有
するものとの２種類の加算器セル を具備することによりデータの流れを乱すことなくセル
を配置することができるため、無効な配線エリア、配線
負荷の小さなレジスタ、加算器等を構成できるという効
果を有する。
【図１】本発明のフリップフロップセルの実施例を示す
セル構造図である。
セル構造図である。
【図２】本発明のフリップフロップセルの実施例を示す
セル構造図である。
セル構造図である。
【図３】本発明のフリップフロップセルを使用し構成し
た４ｂｉｔシフトレジスタのセル配置および配線を示す
図である。
た４ｂｉｔシフトレジスタのセル配置および配線を示す
図である。
【図４】本発明の加算器セルの実施例を示すセル構造図
である。
である。
【図５】本発明の加算器セルの実施例を示すセル構造図
である。
である。
【図６】本発明の加算器セルを使用し構成した３ｂｉｔ
加算器の第１の例であるセル配置および配線を示す図で
ある。
加算器の第１の例であるセル配置および配線を示す図で
ある。
【図７】本発明のフリップフロップセルを使用し構成し
た３ｂｉｔレジスタの第１の例であるセル配置および配
線を示す図である。
た３ｂｉｔレジスタの第１の例であるセル配置および配
線を示す図である。
【図８】本発明のフリップフロップセルを使用し構成し
た３ｂｉｔレジスタの第２の例であるセル配置および配
線を示す図である。
た３ｂｉｔレジスタの第２の例であるセル配置および配
線を示す図である。
【図９】本発明の加算器セルを使用し構成した３ｂｉｔ
加算器の第１の例であるセル配置および配線を示す図で
ある。
加算器の第１の例であるセル配置および配線を示す図で
ある。
【図１０】従来のフリップフロップセルのセル構造図で
ある。
ある。
【図１１】従来のフリップフロップセルを使用し構成し
た４ｂｉｔシフトレジスタのセル配置および配線を示す
図である。
た４ｂｉｔシフトレジスタのセル配置および配線を示す
図である。
【図１２】従来の加算器セルのセル構造図である。
【図１３】従来の加算器セルを使用し構成した３ｂｉｔ
加算器のセル配置および配線を示す図である。
加算器のセル配置および配線を示す図である。
１、６・・・・・・・・・・・フリップフロップセルの
外形 ２、７・・・・・・・・・・・クロック入力ピン ３、８・・・・・・・・・・・データ入力ピン ４、９・・・・・・・・・・・データ出力ピン ５・・・・・・・・・・・・・フリップフロップセルの
左、右辺からの等距離線 １０・・・・・・・・・・・・フリップフロップセルの
上、下辺からの等距離線 １１、１２、１３、１４・・・フリップフロップセル １５・・・・・・・・・・・・データ入力配線 １６・・・・・・・・・・・・データ出力配線 １７・・・・・・・・・・・・クロック入力配線 ３１、４１・・・・・・・・・加算器セルの外形 ３２、４２・・・・・・・・・加算器入力Ａピン ３３、４３・・・・・・・・・加算器入力Ｂピン ３４、４４・・・・・・・・・キャリー入力ピン ３６、４５・・・・・・・・・キャリー出力ピン ３５、４６・・・・・・・・・加算器出力ピン ３７・・・・・・・・・・・・加算器セルの左、右辺か
らの等距離線 ４７・・・・・・・・・・・・加算器セルの上、下辺か
らの等距離線 ５１、５２、５３・・・・・・加算器セル ５４、５６、５８・・・・・・加算器入力Ｂ配線 ５５、５７、５９・・・・・・加算器入力Ａ配線 ６０・・・・・・・・・・・・キャリー入力配線 ６１・・・・・・・・・・・・キャリー出力配線 ６２、６３、６４・・・・・・加算器出力配線 ７１、７２、７３・・・・・・フリップフロップセル ７４、７５、７６・・・・・・データ入力配線 ７７・・・・・・・・・・・・クロック入力配線 ７８、７９、８０・・・・・・データ出力配線 ８１、８２、８３・・・・・・フリップフロップセル ８４、８５、８６・・・・・・データ出力配線 ８７・・・・・・・・・・・・クロック入力配線 ８８、８９、９０・・・・・・データ入力配線 ９１、９２、９３・・・・・・加算器セル ９４、９５、９６・・・・・・加算器出力配線 ９７・・・・・・・・・・・・キャリー入力配線 ９８・・・・・・・・・・・・キャリー出力配線 ９９、１０１、１０３・・・・加算器入力Ｂ配線 １００、１０２、１０４・・・加算器入力Ａ配線 ２０１・・・・・・・・・・・フリップフロップセルの
外形 ２０２・・・・・・・・・・・クロック入力ピン ２０３・・・・・・・・・・・データ入力ピン ２０４・・・・・・・・・・・データ出力ピン ２１１、２１２、２１３、２１４・・・フリップフロッ
プセル ２１５・・・・・・・・・・・データ入力配線 ２１６・・・・・・・・・・・データ出力配線 ２１７・・・・・・・・・・・クロック入力配線 ２１８、２１９、２２０・・・データ出力ピン−入力ピ
ン間配線 ２２１・・・・・・・・・・・加算器セルの外形 ２２２・・・・・・・・・・・加算器入力Ａピン ２２３・・・・・・・・・・・加算器入力Ｂピン ２２４・・・・・・・・・・・キャリー入力ピン ２２５・・・・・・・・・・・キャリー出力ピン ２２６・・・・・・・・・・・加算器出力ピン ２３１、２３２、２３３・・・加算器セル ２３４、２３６、２３８・・・加算器入力Ｂ配線 ２３５、２３７、２３９・・・加算器入力Ａ配線 ２４０・・・・・・・・・・・キャリー入力配線 ２４１、２４２・・・・・・・キャリー出力ピン−入力
ピン間配線 ２４３・・・・・・・・・・・キャリー出力配線 ２４４、２４５、２４６・・・加算器出力配線
外形 ２、７・・・・・・・・・・・クロック入力ピン ３、８・・・・・・・・・・・データ入力ピン ４、９・・・・・・・・・・・データ出力ピン ５・・・・・・・・・・・・・フリップフロップセルの
左、右辺からの等距離線 １０・・・・・・・・・・・・フリップフロップセルの
上、下辺からの等距離線 １１、１２、１３、１４・・・フリップフロップセル １５・・・・・・・・・・・・データ入力配線 １６・・・・・・・・・・・・データ出力配線 １７・・・・・・・・・・・・クロック入力配線 ３１、４１・・・・・・・・・加算器セルの外形 ３２、４２・・・・・・・・・加算器入力Ａピン ３３、４３・・・・・・・・・加算器入力Ｂピン ３４、４４・・・・・・・・・キャリー入力ピン ３６、４５・・・・・・・・・キャリー出力ピン ３５、４６・・・・・・・・・加算器出力ピン ３７・・・・・・・・・・・・加算器セルの左、右辺か
らの等距離線 ４７・・・・・・・・・・・・加算器セルの上、下辺か
らの等距離線 ５１、５２、５３・・・・・・加算器セル ５４、５６、５８・・・・・・加算器入力Ｂ配線 ５５、５７、５９・・・・・・加算器入力Ａ配線 ６０・・・・・・・・・・・・キャリー入力配線 ６１・・・・・・・・・・・・キャリー出力配線 ６２、６３、６４・・・・・・加算器出力配線 ７１、７２、７３・・・・・・フリップフロップセル ７４、７５、７６・・・・・・データ入力配線 ７７・・・・・・・・・・・・クロック入力配線 ７８、７９、８０・・・・・・データ出力配線 ８１、８２、８３・・・・・・フリップフロップセル ８４、８５、８６・・・・・・データ出力配線 ８７・・・・・・・・・・・・クロック入力配線 ８８、８９、９０・・・・・・データ入力配線 ９１、９２、９３・・・・・・加算器セル ９４、９５、９６・・・・・・加算器出力配線 ９７・・・・・・・・・・・・キャリー入力配線 ９８・・・・・・・・・・・・キャリー出力配線 ９９、１０１、１０３・・・・加算器入力Ｂ配線 １００、１０２、１０４・・・加算器入力Ａ配線 ２０１・・・・・・・・・・・フリップフロップセルの
外形 ２０２・・・・・・・・・・・クロック入力ピン ２０３・・・・・・・・・・・データ入力ピン ２０４・・・・・・・・・・・データ出力ピン ２１１、２１２、２１３、２１４・・・フリップフロッ
プセル ２１５・・・・・・・・・・・データ入力配線 ２１６・・・・・・・・・・・データ出力配線 ２１７・・・・・・・・・・・クロック入力配線 ２１８、２１９、２２０・・・データ出力ピン−入力ピ
ン間配線 ２２１・・・・・・・・・・・加算器セルの外形 ２２２・・・・・・・・・・・加算器入力Ａピン ２２３・・・・・・・・・・・加算器入力Ｂピン ２２４・・・・・・・・・・・キャリー入力ピン ２２５・・・・・・・・・・・キャリー出力ピン ２２６・・・・・・・・・・・加算器出力ピン ２３１、２３２、２３３・・・加算器セル ２３４、２３６、２３８・・・加算器入力Ｂ配線 ２３５、２３７、２３９・・・加算器入力Ａ配線 ２４０・・・・・・・・・・・キャリー入力配線 ２４１、２４２・・・・・・・キャリー出力ピン−入力
ピン間配線 ２４３・・・・・・・・・・・キャリー出力配線 ２４４、２４５、２４６・・・加算器出力配線
Claims (7)
- 【請求項１】クロック入力ピンと、データ入力ピンと、
データ出力ピンとを具備するフリップフロップセルのセ
ル構造において、前記クロック入力ピンがセルの左辺お
よび右辺から等距離線上の１点に配置され、前記データ
入力ピンおよび前記データ出力ピンは前記等距離線に対
し対称の線上の点に配置されることを特徴とするフリッ
プフロップセルのセル構造。 - 【請求項２】クロック入力ピンと、データ入力ピンと、
データ出力ピンとを具備するフリップフロップセルのセ
ル構造において、前記クロック入力ピンがセルの上辺お
よび下辺から等距離線上の１点に配置され、前記データ
入力ピンおよび前記データ出力ピンは前記等距離線に対
し対称の線上の点に配置されることを特徴とするフリッ
プフロップセルのセル構造。 - 【請求項３】キャリー入力ピンとキャリー出力ピンとを
具備する加算器セルのセル構造において、前記キャリー
入力ピンおよび前記キャリー出力ピンはセルの左辺およ
び右辺から等距離線上の点に配置されることを特徴とす
る加算器セルのセル構造。 - 【請求項４】キャリー入力ピンとキャリー出力ピンとを
具備する加算器セルのセル構造において、前記キャリー
入力ピンおよび前記キャリー出力ピンはセルの上辺およ
び下辺から等距離線上の点に配置されることを特徴とす
る加算器セルのセル構造。 - 【請求項５】請求項１に記載のセル構造を有するフリッ
プフロップセル又は請求項２に記載のセル構造を有する
フリップフロップセルを単一セルライブラリ内に具備す
ることを特徴とする半導体回路装置。 - 【請求項６】請求項３に記載のセル構造を有する加算器
セル又は請求項４に記載のセル構造を有する加算器セル
を単一セルライブラリ内に具備することを特徴とする半
導体回路装置。 - 【請求項７】複数の同一セルをカスケード状に接続して
なる回路を有する半導体回路装置において、当該段のセ
ルの出力端子と次段のセルの入力端子とが該セルのカス
ケード接続の方向と略垂直もしくは略平衡に直線上に配
置されるように前記出力端子と前記入力端子とを配置し
てなるセルを有することを特徴とする半導体回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12270597A JPH10313060A (ja) | 1997-05-13 | 1997-05-13 | フリップフロップセル、加算器セルのセル構造およびそれを用いた半導体回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12270597A JPH10313060A (ja) | 1997-05-13 | 1997-05-13 | フリップフロップセル、加算器セルのセル構造およびそれを用いた半導体回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10313060A true JPH10313060A (ja) | 1998-11-24 |
Family
ID=14842576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12270597A Withdrawn JPH10313060A (ja) | 1997-05-13 | 1997-05-13 | フリップフロップセル、加算器セルのセル構造およびそれを用いた半導体回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10313060A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7439767B2 (en) | 2005-05-31 | 2008-10-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit and construction using densely integrated cells |
-
1997
- 1997-05-13 JP JP12270597A patent/JPH10313060A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7439767B2 (en) | 2005-05-31 | 2008-10-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit and construction using densely integrated cells |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Effective date: 20060627 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20060821 |