JPH06140566A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH06140566A JPH06140566A JP30943092A JP30943092A JPH06140566A JP H06140566 A JPH06140566 A JP H06140566A JP 30943092 A JP30943092 A JP 30943092A JP 30943092 A JP30943092 A JP 30943092A JP H06140566 A JPH06140566 A JP H06140566A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- semiconductor integrated
- mega
- wiring
- terminals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 複数のメガマクロ（大規模機能ブロック）を
配設し、かつ各メガマクロ間を配線接続した構成の半導
体集積回路において、配線領域が占める割合を低減し、
配線効率の改善を図る。 【構成】 複数のメガマクロ１Ａ，１Ｂ，１Ｃを配設
し、かつ各メガマクロに配置された端子１１〜１５を相
互にメガマクロ外配線４で接続する半導体集積回路にお
いて、メガマクロは方形又は長方形の形状をなし、その
四辺にそれぞれ同じ端子を配置し、かつそれぞれ同じ端
子を内部配線で相互に電気接続する。半導体集積回路を
構成する際には、メガマクロ１Ａ〜１Ｃの互いに対向す
る辺の端子１１〜１５を相互に配線４で接続することが
できるため、メガマクロの周辺に配線を引き回す必要が
なく、配線領域を削減する。
配設し、かつ各メガマクロ間を配線接続した構成の半導
体集積回路において、配線領域が占める割合を低減し、
配線効率の改善を図る。 【構成】 複数のメガマクロ１Ａ，１Ｂ，１Ｃを配設
し、かつ各メガマクロに配置された端子１１〜１５を相
互にメガマクロ外配線４で接続する半導体集積回路にお
いて、メガマクロは方形又は長方形の形状をなし、その
四辺にそれぞれ同じ端子を配置し、かつそれぞれ同じ端
子を内部配線で相互に電気接続する。半導体集積回路を
構成する際には、メガマクロ１Ａ〜１Ｃの互いに対向す
る辺の端子１１〜１５を相互に配線４で接続することが
できるため、メガマクロの周辺に配線を引き回す必要が
なく、配線領域を削減する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に大規模の論理を実現するメガマクロ（大規模機能ブ
ロック）を含む半導体集積回路に関する。
特に大規模の論理を実現するメガマクロ（大規模機能ブ
ロック）を含む半導体集積回路に関する。
【０００２】
【従来の技術】従来、論理回路を構成するメガマクロ
は、図３に概略構成を示すように、方形或いは長方形を
したブロックの一辺に多数のデータバス入出力端子１１
〜１５を配列した構成とされている。そして、例えば、
メガマクロ１′内のゲート３には、データバス入出力端
子１５から内部配線２により信号が供給される。このよ
うなメガマクロを複数個用いて大規模な半導体集積回路
を構成するには、図４に示すように、所要のレイアウト
で配置された複数個のメガマクロ１Ａ′，１Ｂ′，１
Ｃ′にはそれぞれのデータバス入出力端子１１〜１５に
メガマクロ外配線４を接続し、このマガマクロ外配線４
を介して外部端子５に接続し、各メガマクロ１Ａ′〜１
Ｃ′に対して信号を入出力させるように構成されてい
る。
は、図３に概略構成を示すように、方形或いは長方形を
したブロックの一辺に多数のデータバス入出力端子１１
〜１５を配列した構成とされている。そして、例えば、
メガマクロ１′内のゲート３には、データバス入出力端
子１５から内部配線２により信号が供給される。このよ
うなメガマクロを複数個用いて大規模な半導体集積回路
を構成するには、図４に示すように、所要のレイアウト
で配置された複数個のメガマクロ１Ａ′，１Ｂ′，１
Ｃ′にはそれぞれのデータバス入出力端子１１〜１５に
メガマクロ外配線４を接続し、このマガマクロ外配線４
を介して外部端子５に接続し、各メガマクロ１Ａ′〜１
Ｃ′に対して信号を入出力させるように構成されてい
る。
【０００３】
【発明が解決しようとする課題】このようなメガマクロ
においては、半導体集積回路の規模が大きくなり、一つ
の半導体集積回路内で使用するメガマクロの数や種類が
多くなると、半導体集積回路の中でメガマクロが縦方向
及び横方向に複数配置され、半導体集積回路全体に占め
るメガマクロ部分の面積の割合が大きくなる。このた
め、メガマクロ以外の機能ブロック及び配線の領域が少
なくなり、複数のメガマクロに共通に供給されるデータ
バス信号は、メガマクロの配線領域、又はメガマクロ内
の空いている配線領域を引き回されるため、メガマクロ
の周辺で配線が混み合い、配線効率が悪くなる。
においては、半導体集積回路の規模が大きくなり、一つ
の半導体集積回路内で使用するメガマクロの数や種類が
多くなると、半導体集積回路の中でメガマクロが縦方向
及び横方向に複数配置され、半導体集積回路全体に占め
るメガマクロ部分の面積の割合が大きくなる。このた
め、メガマクロ以外の機能ブロック及び配線の領域が少
なくなり、複数のメガマクロに共通に供給されるデータ
バス信号は、メガマクロの配線領域、又はメガマクロ内
の空いている配線領域を引き回されるため、メガマクロ
の周辺で配線が混み合い、配線効率が悪くなる。
【０００４】また、従来のメガマクロはデータバス入出
力端子が一辺にしか配置されていないため、メガマクロ
の配置が悪いとメガマクロと別のメガマクロの間、メガ
マクロと外部端子との間に配線が引き回されることにな
り、配線効率に大きな影響を与えることになる。本発明
の目的は、配線効率を改善したメガマクロを含む半導体
集積回路を提供することにある。
力端子が一辺にしか配置されていないため、メガマクロ
の配置が悪いとメガマクロと別のメガマクロの間、メガ
マクロと外部端子との間に配線が引き回されることにな
り、配線効率に大きな影響を与えることになる。本発明
の目的は、配線効率を改善したメガマクロを含む半導体
集積回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明は、メガマクロは
方形又は長方形の形状をなし、その四辺にそれぞれ同じ
端子を配置し、かつそれぞれ同じ端子を内部配線で相互
に電気接続した構成とする。
方形又は長方形の形状をなし、その四辺にそれぞれ同じ
端子を配置し、かつそれぞれ同じ端子を内部配線で相互
に電気接続した構成とする。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明にかかるメガマクロの一実施例の模式
的な構成図である。同図に示すように、メガマクロ１に
設けられる複数のデータバス入出力端子、ここでは５個
のデータバス入出力端子１１，１２，１３，１４，１５
は、それぞれ方形又は長方形をしたメガマクロ１の四辺
のそれぞれに配置されている。この場合、メガマクロ１
の一点を基準点Ｐとし、各データバス入出力端子はこの
基準点から一定距離を持ち、一定の間隔をおいて配置さ
れている。例えば、この実施例ではメガマクロ１の一つ
の頂点（図の左下角）を基準点Ｐとし、この基準点Ｐに
対して各データバス入出力端子１１〜１５が一定距離で
かつ一定間隔となるように各辺に配置している。この場
合、各データバス入出力端子１１〜１５の順序を一定に
する。
る。図１は本発明にかかるメガマクロの一実施例の模式
的な構成図である。同図に示すように、メガマクロ１に
設けられる複数のデータバス入出力端子、ここでは５個
のデータバス入出力端子１１，１２，１３，１４，１５
は、それぞれ方形又は長方形をしたメガマクロ１の四辺
のそれぞれに配置されている。この場合、メガマクロ１
の一点を基準点Ｐとし、各データバス入出力端子はこの
基準点から一定距離を持ち、一定の間隔をおいて配置さ
れている。例えば、この実施例ではメガマクロ１の一つ
の頂点（図の左下角）を基準点Ｐとし、この基準点Ｐに
対して各データバス入出力端子１１〜１５が一定距離で
かつ一定間隔となるように各辺に配置している。この場
合、各データバス入出力端子１１〜１５の順序を一定に
する。
【０００７】そして、四辺にそれぞれ配置された各デー
タバス入出力端子１１〜１５は、メガマクロ１内に配設
された内部配線２により互いに同一のデータバス入出力
端子が電気接続されている。なお、各データバス入出力
端子１１〜１５にはそれぞれ内部配線２によりゲート３
等が接続されることは言うまでもない。
タバス入出力端子１１〜１５は、メガマクロ１内に配設
された内部配線２により互いに同一のデータバス入出力
端子が電気接続されている。なお、各データバス入出力
端子１１〜１５にはそれぞれ内部配線２によりゲート３
等が接続されることは言うまでもない。
【０００８】したがって、このようなメガマクロを複数
個用いて大規模半導体集積回路を構成する場合、例えば
図２に示すように半導体集積回路１００内に配置した複
数個のメガマクロ、ここでは３個のメガマクロ１Ａ，１
Ｂ，１Ｃをメガマクロ外配線４により相互に接続する場
合には、四辺に設けたデータバス入出力端子１１〜１５
のうち、配線が最も短くなる位置のデータバス入出力端
子を選択して使用することが可能になる。特に、この実
施例のように複数のメガマクロのそれぞれ対応するデー
タバス入出力端子を相互に接続するような場合には、各
メガマクロが縦方向、横方向のいずれに配置されていて
も、それぞれ向かい合った辺の同じ端子を相互に接続す
ればよいため、メガマクロ外配線４は極めて短いものと
なる。
個用いて大規模半導体集積回路を構成する場合、例えば
図２に示すように半導体集積回路１００内に配置した複
数個のメガマクロ、ここでは３個のメガマクロ１Ａ，１
Ｂ，１Ｃをメガマクロ外配線４により相互に接続する場
合には、四辺に設けたデータバス入出力端子１１〜１５
のうち、配線が最も短くなる位置のデータバス入出力端
子を選択して使用することが可能になる。特に、この実
施例のように複数のメガマクロのそれぞれ対応するデー
タバス入出力端子を相互に接続するような場合には、各
メガマクロが縦方向、横方向のいずれに配置されていて
も、それぞれ向かい合った辺の同じ端子を相互に接続す
ればよいため、メガマクロ外配線４は極めて短いものと
なる。
【０００９】因みに、図２と図４とは同じ大きさ及び数
のメガマクロを用いて半導体集積回路を構成した例であ
り、両者を比較することでメガマクロ外配線が短縮され
ていることが判る。これにより、半導体集積回路内にお
いて配線が占める領域を低減し、メガマクロの周辺にお
ける配線効率を改善する。この配線はメガマクロ同士を
接続する場合のみならず、メガマクロと半導体集積回路
の外部端子との間の接続においても同様である。なお、
前記実施例ではメガマクロのデータバス入出力端子につ
いて説明したが、バス構造を配線するための端子であれ
ば、データバス端子以外の端子を設ける場合においても
本発明は有効である。
のメガマクロを用いて半導体集積回路を構成した例であ
り、両者を比較することでメガマクロ外配線が短縮され
ていることが判る。これにより、半導体集積回路内にお
いて配線が占める領域を低減し、メガマクロの周辺にお
ける配線効率を改善する。この配線はメガマクロ同士を
接続する場合のみならず、メガマクロと半導体集積回路
の外部端子との間の接続においても同様である。なお、
前記実施例ではメガマクロのデータバス入出力端子につ
いて説明したが、バス構造を配線するための端子であれ
ば、データバス端子以外の端子を設ける場合においても
本発明は有効である。
【００１０】
【発明の効果】以上説明したように本発明は、方形又は
長方形に形成したメガマクロの四辺にそれぞれ同じ端子
を配置し、かつそれぞれの同じ端子を内部配線で相互に
電気接続しているので、半導体集積回路に配置された複
数のメガマクロを相互に電気接続する場合には、互いに
向かい合った辺の端子同士を接続することが可能とな
り、メガマクロ間の配線長を短縮し、メガマクロ外で配
線が引き回されてメガマクロの周辺で配線が混み合うこ
とがなく、配線効率が良くなる。また、メガマクロの配
置如何によっても配線効率に影響を与えることは少なく
なる。更に、外部端子とメガマクロの端子との接続も、
外部端子の近くの端子を利用して行うことができるの
で、メガマクロを半導体集積回路の周辺に置いても、配
線が混み合うことがないという効果が得られる。
長方形に形成したメガマクロの四辺にそれぞれ同じ端子
を配置し、かつそれぞれの同じ端子を内部配線で相互に
電気接続しているので、半導体集積回路に配置された複
数のメガマクロを相互に電気接続する場合には、互いに
向かい合った辺の端子同士を接続することが可能とな
り、メガマクロ間の配線長を短縮し、メガマクロ外で配
線が引き回されてメガマクロの周辺で配線が混み合うこ
とがなく、配線効率が良くなる。また、メガマクロの配
置如何によっても配線効率に影響を与えることは少なく
なる。更に、外部端子とメガマクロの端子との接続も、
外部端子の近くの端子を利用して行うことができるの
で、メガマクロを半導体集積回路の周辺に置いても、配
線が混み合うことがないという効果が得られる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路に適用されるメガマク
ロの端子配列を示す概略構成図である。
ロの端子配列を示す概略構成図である。
【図２】図１のメガマクロを用いた半導体集積回路の配
線構成を示すための概略構成図である。
線構成を示すための概略構成図である。
【図３】従来のメガマクロの端子配列を示す概略構成図
である。
である。
【図４】図３のメガマクロを用いた半導体集積回路の配
線構成を示すための概略構成図である。
線構成を示すための概略構成図である。
１００ 半導体集積回路 １，１Ａ，１Ｂ，１Ｃ メガマクロ ２ 内部配線 ４ メガマクロ外配線 ５ 外部端子 １１〜１５ データバス入出力端子
Claims (1)
- 【請求項１】 複数の大規模機能ブロックを配設し、か
つ各大規模機能ブロックに配置された端子を相互に配線
で接続する半導体集積回路において、前記大規模機能ブ
ロックは方形又は長方形の形状をなし、その四辺にそれ
ぞれ同じ端子を配置し、かつそれぞれの同じ端子を内部
配線で相互に電気接続したことを特徴とする半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30943092A JPH06140566A (ja) | 1992-10-24 | 1992-10-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30943092A JPH06140566A (ja) | 1992-10-24 | 1992-10-24 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06140566A true JPH06140566A (ja) | 1994-05-20 |
Family
ID=17992915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30943092A Pending JPH06140566A (ja) | 1992-10-24 | 1992-10-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06140566A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6529039B2 (en) | 2000-05-11 | 2003-03-04 | Nec Corporation | Semiconductor device |
| US6948137B2 (en) | 2000-11-02 | 2005-09-20 | Renesas Technology Corp. | Semiconductor integrated device |
| US7289332B2 (en) * | 2004-06-16 | 2007-10-30 | Liberty University | Mirror image electrical packages and system for using same |
-
1992
- 1992-10-24 JP JP30943092A patent/JPH06140566A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6529039B2 (en) | 2000-05-11 | 2003-03-04 | Nec Corporation | Semiconductor device |
| US6948137B2 (en) | 2000-11-02 | 2005-09-20 | Renesas Technology Corp. | Semiconductor integrated device |
| US7289332B2 (en) * | 2004-06-16 | 2007-10-30 | Liberty University | Mirror image electrical packages and system for using same |
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