JPS62293660A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 この発明は、半導体集積回路装置、特にそのレイアウト
方式に関し、例えば、複数の回路機能をそれぞれ持つア
ナログ回路とディジタル回路とが形成されるものに利用
して有効な技術に関するものである。

（従来の技術〕 アナログ回路とディジタル回路とが１つの半導体集積回
路装置に形成されるものの例としては、ディジタル電話
交換装置に用いられるディジタルＣ０ＤＥＣ（ニーダ／
デコーダ）がある、Ｃ０ＤＥＣに関しては、例えば、１
９８１年６月３０日、朝食書店発行「集積回路応用ハン
ドブック」頁５９３〜頁６００がある。　　　　　。

〔発明が解決しようとする問題点〕

上記ディジタルＣ０ＤＥＣにおては、その仕様に応じて
付加的な回路機能を追加したり、逆にある回路機能を削
除することを要求されることがある。従来はこのような
種々の仕様に対して、その都度回路のレイアウト設計を
行う必要があるため、その設計開発に比較的長い時間や
労力を費やすことになってしまう、また、上記のように
アナログ回路やディジタル回路が混在する半導体集積回
路装置では、その信号のカンプリングによるノイズ対策
が必要になるものである。

この発明の１つの目的は、回路の機能変更が容易にでき
る半導体集積回路のレイアウト方式を提供することにあ
る。

この発明の他の目的は、ディジタル回路とアナログ回路
との間のカンプリングノイズを低減させることのできる
半導体集積回路のレイアウト方式を提供することにある
。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、回路機能別に分けられる複数の回路ブロック
を縦又は横の長さが等しくされた方形のエリアに形成し
ておいて、上記同じ長さにされた辺を隣接して並べて配
置させる。

〔作　用〕

上記した手段によれば、回路ブロックの追加や削除及び
位置の変更が、回路ブロック単位での移動によって実現
できる。

〔実施例〕

第１図には、この発明の適用によってレイアウト設計さ
れた半導体集積回路装置のブロック図が示されている。

同時の各回路ブロックは、半導体基板上に形成される幾
何学的なレイアウトに合わせて描かれている。同図の各
回路ブロックは、公知の半導体集積回路の製造技術によ
って、特に制限されないが、単結晶シリコンのような１
個の半導体基板上において形成される。

この実施例の半導体集積回路装置ＬＳＩは、特に制限さ
れないが、それぞれ機能別に分けて構成される複数のア
ナログ回路ＡＩないしＡ３と、ディジタル回路ＤＩない
しＤ４が混在して構成される。

上記アナログ回路ＡＩないしＡ３とディジタル回路ＤＩ
ないしＤ４とは、同図に示すように大きく２つに分けら
れてそれぞれ配置される。そして、アナログ回路部は、
それぞれの回路ブロックＡ１ないしＡ３が、縦の長さが
等しくなるように内部回路のレイアウト設定が行われる
。同様にディジタル回路部は、それぞれの回路ブロック
ＤｌないしＤ４が、縦の長さが等しくなるように内部回
路のレイアウト設定が行われる。これによって、アナロ
グ回路部及びディジタル回路部における各回路ブロック
Ａ１ないしＡ３及びＤｌないしＤ４は、横方向に並んで
（いわば積み重ね方式）配置される。

同図において、半導体５積回路装置ＬＳＩの右側にエリ
アに上述のように並んで配置される回路ブロックＤＩな
いしＤ４からなるディジクル回路部の周辺には、これら
の回路ブロックＤｌないしＤ４の間を接続する配線エリ
アＤＬが設けられる。

また、半導体集積回路装置ＬＳＩの左側にエリアに上述
のように並んで配置される回路ブロックＡＩないしＡ３
からなるアナログ回路部の周辺には、これらの回路ブロ
ックＡＩないしＡ３の間を接続する配線エリアＡＬが設
けられる。このアナログ回路側の配線エリアＡＬは、デ
ィジタル回路側との接続を可能にするため、同図におい
て右側のディジタル回路側の配線エリアＤＬに沿って延
長されて配置される。

上記アナログ回路側とディジタル回路側とにおけるカッ
プリングノイズを最小にするため、上記アナログ回路側
とディジタル回路側とが接するエリア、すなわち、アナ
ログ回路ブロックＡ３とディジタル回路ブロックＤ１と
の間、及びアナログ回路用配線エリアＡＬとディジタル
回路側配線エリアＤＬとが接するエリアには、同図に斜
線を付して示したようにガード用配置ｉＧＲが設けられ
る。

この配線ＧＲは、そのシート抵抗値を小さくするため比
較的太い配線幅からなるアルミニュウム層によって形成
される。この配線ＧＲは、アナログ側回路が上記カップ
ングノイズによって直接的な悪影響を受は易いことから
、アナログ回路側の接地電位に接続される。特に制限さ
れないが、上記ガード用配線ＧＲは、半導体集積回路装
置ＬＳＩのアナログ画意側の外部接地端子とワイヤーボ
ンディング等によって直接的に接続される。これによっ
て、ガード用配線ＧＲの電位を低インピーダンスのもと
に回路の接地電位にして、ディジタル回路側からのパル
ス性ノイズの伝達を効果的に防止するものである。

なお、特に制限されないが、ディジタル回路側にボンデ
ィングバンドは、上記配線エリアＤＬ内に設けられ、ワ
イヤーボンディングによって直接外部端子に接続される
。このような構成にした場合には、アナログ配線エリア
ＡＬに形成される信号線との間でのカップリングノイズ
を実質的に無視することができる。

第２図には、上記第１図の半導体集積回路装置の機能を
削除する場合のレイアウト設定の一例が示されている。

例えば、第１図におけるアナログ回路ブロックＡ２とデ
ィジタル回路ブロックＤ３とを削除する場合、アナログ
回路ブロックＡ１は、アナログ回路ブロックＡ３に接す
るように、言い換えるならば、上記回路Ａ２の削除によ
って空きエリアになった分だけ右側に移動させる。また
、ディジタル回路ブロックＤ４は、ディジタル回路ブロ
ックＤ２に接するように、言い換えるならば、上記回路
Ｄ３の削除によって空きエリアになった分だけ左側に移
動させる。このような回路ブロック毎の移動は、コンピ
ュータを利用したレイアウトでは極めて簡単におこなえ
る。これに伴い、配線エリアＡＬ、ＤＬ及びガード配％
ｉ　Ｇ　Ｒもその横の長さを上記回路ブロックＡ２、Ｄ
３の横の長さに応じた分だけ短くすればよい。

これによって、上記回路機能を変更に伴うレイアウト設
定が極めて容易に、しかも半導体集積回路のチップサイ
ズは、削除した回路ブロック分だけ横の長さが短くなり
高Ｓ積化を維持することができる。

逆に、新な回路機能を付加する場合、その回路ブロック
も上記のように縦の長さを同じく設計すれば、上述のよ
うに回路ブロックの単位での移動が簡単に行えるから既
存の任意の回路ブロックの間にそれを挿入させることが
できる。このように、新たな回路ブロックの追加や既存
の回路ブロックの削除が簡単に行えるから、種々の仕様
に応じた半導体集積回路装置の開発効率を大幅に向上さ
せることができる。

上記の実施例から得られる作用効果を面単に説明すれば
、下記の通りである。すなわち、（１）回路機能別に分
けられる複数の回路ブロックを縦又は横の長さが等しく
された方形のエリアに形成しておいて、上記同じ長さに
された辺を隣接して並べて配置させることによって、回
路ブロックの追加や削除及び位置の変更が、回路ブロッ
ク単位での移動によって実現できる。これによって、仕
様変更に伴う半導体集積回路装置の開発を効率よく行う
ことができる。

（２）ディジタル回路とアナログ回路及びそれぞれの配
線領域を分けて配置し、両者の間にカップリングノイズ
を防止するガード配線を設けるとこによって、信号対雑
音比の改善を図ることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、この発明が適
用される半導体集積回路装置は、それぞれ独自の回路機
能を持つ複数の上記アナログ回路とディジタル回路とか
らなるものである必要はなく、異なる回路機能を持つ複
数回路ブロックからなるアナログ回路又はディジタル回
路からなるものであってもよい。

また、アナログ回路とディジクル回路を混在させる場合
、配線エリアはディジタル回路側がアナログ回路側の配
Ｘ１エリアにそって延長されるものであってもよい。す
なわち、第１図又は第２図において、アナログ回路とデ
ィジタル回路及びその配線エアリを入れ換えて構成する
ものであってもよい。さらに、ガード用配線に与えられ
る電位は、回路の接地電位の他安定した電圧であれば何
であってもよい。

この発明は、回路機能別に分けられる複数の回路ブロッ
クからなる半導体集積回路のレイアウト方式に広（利用
できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、回路機能別に分けられる複数の回路ブロッ
クを縦又は横の長さが等しくされた方形のエリアに形成
しておいて、上記同じ長さにされた辺を隣接して並べて
配置させることによって、回路ブロック単位での移動に
よって回路ブロックの追加や削除及び位置の変更が実現
できるから仕様変更に伴う半導体集積回路装置の開発を
効率よく行うことができる。

【図面の簡単な説明】

第１図は、この発明が適用された半導体集積回路装置の
一実施例を示すレイアウト図 第２図は、上記第１図の半導体集積回路装置の機能変更
に伴うレイアウト変更例を示すレイアウト図である。 ＬＳＩ・・半導体集積回路装置、Ａ１−Ａ３・・アナロ
グ回路ブロック、Ｄ１〜Ｄ４・・ディジタル回路ブロッ
ク、ＡＬ・・アナログ回路配線領域、ＤＬ・・ディジタ
ル回路配線領域、ＧＲ・・ガード配線 ７、

Claims (1)

1. 【特許請求の範囲】 １、回路機能別に分けられる複数の回路ブロックを縦又
   は横の長さが等しくされた方形のエリアに形成しておい
   て、上記等しい長さにされた辺を隣接させて並べて配置
   することを特徴とする半導体集積回路装置。 ２、上記各回路ブロックは、ディジタル回路とアナログ
   回路とからなり、ディジタル回路とアナログ回路及びそ
   れぞれに対応される配線エリアとの間には、回路の接地
   電位が与えられるガード配線が形成されるものであるこ
   とを特徴とする特許請求の範囲第１項記載の半導体集積
   回路装置。