JPH0282638A

JPH0282638A - 半導体集積回路

Info

Publication number: JPH0282638A
Application number: JP63235828A
Authority: JP
Inventors: Kazuo Tomizuka; 和男冨塚
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1988-09-20
Filing date: 1988-09-20
Publication date: 1990-03-23
Anticipated expiration: 2010-03-06
Also published as: JPH0719843B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（り産業上の利用分野本発明は半導体集積回路に関し、特にカスタムＩＣの要
求に答えられる多層配線を有した半導体集積回路に関す
るものである。

（ロ）従来の技術一般に、特開昭５９−８４５４２号公報（ＨＯＩＬ２１
／７６　）の如く、複数個の回路ブロックを同一の半導
体基板上に形成する半導体集積回路技術は、第６図の構
成となっている。

第６図は、半導体チップ（１）の概略平面図であり、ａ
乃至ｆは回路ブロックを示す。これらの回路ブロックは
、夫々取り扱う周波数および信号レベルが異なり、機能
も夫々異なる。

この回路ブロックは、第７図の如くＰ−型の半導体基板
（２〉上のＮ型の領域（３）に形成され、各回路ブロッ
クは、その周辺に隣接する高濃度のＰ＋型の領域（４）
によって区画されている。ここではブロックｂとブロッ
クＣで示しである。

この区画用のＰ″″型の領域（４）は、その一端をＰ−
型の半導体基板（２〉に接するとともに、他端は半導体
表面の酸化膜（５）を通してグランドライン（６〉にオ
ーミック接続される。

グランドライン（６〉は、各ブロックから集積回路の中
央部にまとめ、左端にあるグランドポンディングパッド
ＧＮＤに延在されている。

次に各ブロック回路の電源ライン（ｖｃＪは、第６図に
示すように、集積回路の外周部にまとめ、夫々個別に電
源ポンディングパッドに接続される。

一方、回路ブロックａ乃至ｆは、機能が異なるため、ブ
ロック内に存在する素子数が異なり、ブロック・サイズ
が夫々異なってしまう構成となっている。

（ハ）発明が解決しようとする課題前述の如く、回路ブロックａ乃至ｒのサイズが異なるの
で、この回路ブロック全てを効率良く、半導体チップ（
１）内に収めるためには、各回路ブロックの大きさが相
互的に働いてしまい、同一チップ内への集積を難しくし
ている問題があった。

また回路ブロックａを削除し、例えば特性を改良した別
の回路ブロックλ″を入れたり、第６図の回路ブロック
構成に、更に別の機能を有する回路ブロックｇを追加し
ようとした場合、各回路ブロックの大きさが異なるので
全てのパターンを作り直す必要があった。

またマットａとマットｂを継ぐ配線は、マットａとマッ
トｂのグランドラインとクロスするため、予めトンネル
用のスペースを確保する必要があり、しかもこのトンネ
ル用のスペースはパターンが変更となる度に設計し直す
必要があった。

従って近年、製品の寿命が非常に短かくなって来ている
中で、ユーザの希望する独自回路を、あるチップ内に組
み込もうとすると、ユーザは短納期を希望するにもかか
わらず、回路パターンを作り直すために非常に長い納期
を必要としなければならない問題を有していた。

（ニ）課題を解決するための手段本発明は、斯る課題に鑑みてなされ、区画ライン（曇）
で半導体チップ（１１）上面を実質的に同一のサイズの
多数のマットに分割し、複数の機能の異なる電子回路ブ
ロックを１つ以上の整数個のマット内に収容し、前記電
源ラインとグランドラインを離間して形成する配線領域
を設けることにより、従来の課題を解決するものである
。

（ホ）作用本発明に依れば、区画ライン（１４）で半導体チップ（
１１）上面を実質的に同一サイズの多数のマットに分割
し、複数の機能の異なる電子回路ブロックを整数個のマ
ット内に収容することにより、電子回路ブロック毎の設
計を行え且つ電子回路ブロックを一定の素子数で分割し
分割マット毎の設計が行える様になる。

また前記配線領域（１８）を設けているために、マット
間をつなぐ配線同士がクロスする心配もなく、前記配線
領域（１８）に整然と配置できる。従って電子回路ブロ
ック毎に分割して並行設計が可能であり、設計期間の大
幅短縮を図れる。また回路変更も電子回路ブロック毎に
且つマット毎に行えるので、ＩＣ全体の設計変更は不要
となる。

くへ〉実施例先ず第１図を参照して本発明の第１の実施例を詳述する
。

半導体チップ（１１）上面はＡ−Ｇの７つのマットに分
割されている。Ａ−Ｇの各マット間は、電源ライン（１
２）とグランドライン（１３）を隣接して並列に延在さ
せた区画ライン（１４）で区分されている。

区画ライン（旦）を形成する電源ライン（１２）および
グランドライン（１３）の配列は各マットＡ−Ｇの左側
に実線で示す電源ライン（１２）を設け、右側に実線で
示すグランドライン（１３）が設けられる。

従って両端の区画ラインのみが電源ライン（１２）また
はグランドライン（１３）の一方で形成され、中間の区
画ラインは両方で構成されている。各マットＡ−Ｇに隣
接する′ＷＬ源ライン（１２）およびグランドライン（
１３）は、夫々のマットに集積され、回路ブロックへの
電源供給を行っている。

また各区画ライン（１４）の電源ライン（１２）とグラ
ンドライン（１３）は、２点鎖線で示す第１の供給ライ
ン（１５）と第２の供給ライン（１６〉に夫々対向して
櫛歯状に接続され、この第１および第２の供給ライン（
１５）　、　（１６）は、ペレットの周辺に設けられた
パッドの中の電源パッドＶ。ＣおよびグランドパッドＧ
ＮＤに導かれている。

また電源ライン（１２）とグランドライン（１３）は、
所定の幅、例えば２本の配線（１７）が設けられるよう
に離間させて、配線領域（１８）を設ける。この配線領
域（１８）には、前記電源ライン（１２）およびグラン
ドライン（１３）と平行に第１の配線（１７）が設けら
れ、この第１の配線（１７）の両端より隣接するマット
へ第２および第３の配線（１９）　、　（２０）が設け
られている。

後で明らかとなるが、各電源ライン（１２）、グランド
ライン（１３）、第１および第２の供給ライン（１５）
　、　（１６）、および第１の配線（１７）は、原則的
には２層配線の内の１層配線で実現されている。

上述した区画ライン（１４）で区分される各マットＡ−
Ｇは、実質的に同一の大きさの形状に形成され、具体的
には幅をＮＰＮトランジスタ６個が並べられるように設
定され、長さは、設計上容易な一定の素子数、例えば約
１００素子がレイアウトできるように設定されている。

このマットの大きさについては、ＩＣ化する電子回路ブ
ロックにより、設計し易い素子数に応じて任意に選択で
きる。

マット内に集積される回路素子は、トランジスタ、ダイ
オード、抵抗およびコンデンサにより構成され、通常の
ＰＮ分離によって分離され、各素子の結線は、２層配線
の１層目の電極層によって接続され、例外的に２層目の
電極でクロスオーバーされている。

次に第２図Ａおよび第２図Ｂを参照して、マット内に集
積される回路素子と区画ライン（１４）について具体的
に説明する。

第２図ＡはマットＢ付近の拡大上面図である。

左の１点鎖線で示した区画ライン（２１）は、マットＡ
とマットＢの間に設けられる区画ライン（１４）の中の
電源ラインであり、右の１点鎖線で示した区画ライン（
２２）は、マットＢとマットＣの間に設けられる区画ラ
イン（１４）である。そしてこの区画ライン（２１）　
、　（２２）の間には、点線で示したトランジスタ（２
３）、ダイオード（２４）、抵抗（２５）およびコンデ
ンサ（２６）が集積されている。図面ではこれらの素子
が粗になっているが、実際は高密度に集積されている。

またマット内の素子間の配線は、１点鎖線で示す第１層
目の電極層（２７）で実質的に形成され、マットＡとマ
ットＢおよびマットＢとマットＣのマット間の配線、例
えば信号ラインやフィードバックラインが実線で示す第
２層目の電極層（２８）で形成されている。

また第２層目の電極（２８）のクロスが生じないように
、前記配線領域（２９）内に、１点鎖線で示す第１の配
線（３０）を設け、一端は第２の配線（３１）で、他端
は第３の配線（３２）でマットＢ、Ｃへ延在されている
。また第１の配線（３０）相互の干渉は、グランドライ
ンまたは電源ラインより引き出きれた電極を第１の配線
（３０）間に設けて、干渉を防止している。そしてこれ
らの第１層目および第２層目の電極層（２７）　、　（
２８）　、　（３０）　、　（３１）　、　（３２）は
ｘ印で示したコンタクト領域で接続されている。

第２図Ｂは第２図ＡにおけるＡ−Ａ’線の断面図である
。Ｐ型の半導体基板（３３）上にＮ型のエピタキシャル
層（３４）が積着されており、このエピタキシャル層（
３４）表面より前記半導体基板（３３）に到達するＰ″
″型の分離領域（３５〉が形成され、多数のアイランド
領域が形成されている。このアイランド領域（３６）内
にはＮＰＮ　トランジスタ（２３）、ダイオード（２４
）、抵抗（２５）およびコンデンサ（２６）等が作られ
ており、ＮＰＮトランジスタ（２３）のコレクタ領域（
３６）と前記半導体基板（３３）との間にはＮ１型の埋
込み領域（３７）が形成されている。前記エピタキシャ
ルｆｆ（３４）の表面には例えばＣＶＤ法によりシリコ
ン酸化膜（３８）が形成きれ、このシリコン酸化膜（３
８）上には、第１層目の電極層（２７）が形成されてい
る。またこの第１層目の電極層（２７）を覆うように、
例えばＰＩＸ等の絶縁膜（３９）が形成され、この絶縁
膜（３９）上に第２層目の電極層（２８）。

（３１）　、　（３２）が形成されている。また電源ラ
インく４０）およびグランドライン（４１）は、前記分
離領域（３５）上に設けられ、グランドライン（４１）
はこの分離領域（３５）とオーミックコンタクトしてお
り、基板電位の安定化をはかっている。また第１の配線
（３０）の両端には電源ライン（４０）およびグランド
ライン（４１）が設けられているので、マットからの干
渉を防止できる構成となっている。

次に、本構成に組み込む電子回路ブロックとマットとの
関係について述べる。ここでは第４図に示す２つの電子
回路ブロック、つまりイグニッションノイズ等のパルス
ノイズを除去するノイズキャンセラーブロック（５１）
と、このブロックの後につながるステレオ信号をステレ
オ復調するマルチプレックスデコーダブロック（５２）
が、組み込まれる。

このノイズキャンセラーブロック（５１）の素子数は約
２７０個であり、マルチプレックスデコーダブロック（
５２）の素子数は約３９０個である。従って前者は１０
０素子以下を目安にして３つの部分に分け、Ａ−Ｃまで
のマットに夫々を集積化してゆき、各マット間の機能は
前述の如く１層目及び２層目の電極層（３０）　、　（
２Ｂ）　、　（３１）　、　（３２）を設けて電子回路
ブロックを実現している。また後者も１００素子以下を
目安にして４つの部分に分け、Ｄ−Ｇまでのマットに夫
々を集積化してゆき、各マット間の機能は前述の如く１
層目及び２層目の電極】を設けて電子回路ブロックを実
現している。更に前者と後者のブロック間の接続も、１
層目及び２層目の電極層を設けＩＣ集積回路を実現して
いる。

次に第３図を参照して本発明の第２の実施例を詳述する
。本実施例では、半導体チップ（６１）上面を２点鎖線
で示す分割領域（６２）を用いて実質的に同一形状で、
第１および第２の領域（６３）（６４）に２等分し、夫
々の領域（６３）（６４）に多数のマットを設けた点に
特徴がある。この結果、マット数が多いので半導体チッ
プ（６１）のレイアウトが第１の実施例よりやり易くな
る利点を有している。

具体的には、第１の領域（６３）にはＡ−Ｊの１０個の
マットを形成し、第２の領域（６４）にはに−Ｔの１０
個のマットを形成し、各マットの構成は第１の実施例と
同様に、マットを約１００素子集積できる実質的に同一
スペースにし、各マット間は区画ライン（６５）で区分
している。

斯上した２０個のマット内には第４図に示すＡＭ／ＦＭ
ステレオチューナー用１チップＩＣが形成される。第４
図はこの電子ブロック回路を説明するブロック図であり
、ＦＭフロントエンドブロック（６６）、ＦＭＩＦブロ
ック（６７）、ノイズキャンセラーブロック（５１）、
マルチプレックスデコーダーブロック（５２）、ＡＭチ
ューナーブロック（６８）の計５つの電子回路ブロック
から構成されている。各回路ブロックは周知のものであ
るが、その機能を簡単に説明する。

先ずＦＭフロントエンドブロック＜６６）はＦＭ放送の
選局部分であり、数十ＭＨｚ〜数百ＭＨｚのＦＭ放送信
号を受信し、１０．７ＭＨｚの中間周波信号に周波数変
換するものであり、素子数としては約２５０個を有する
のでに−Ｍのマットに集積されている。

次にＦＭ−ＩＦブロック（６７）は、この中間周波信号
を増幅し、その後検波しオーディオ信号を得るものであ
り、素子数としては約４３０個を有するのでＥ〜工のマ
ットに集積されている。続いてノイズキャンセラーブロ
ック（５１）は、イグニッションノイズ等のパルスノイ
ズを除去するもので、約２７０個の素子を有するのでＮ
−Ｐのマットに集積されている。更にマルチプレックス
デコーダーブロック（５２）は、ステレオ信号をステレ
オ復調するブロックであり、約３９０個の素子を有する
ためＱ−Ｔのマットに集積されている。

最後に、ＡＭチューナーブロック（６８）は、ＡＭ放送
の選局部分であり、アンテナ受信したＡＭ放送信号を中
間周波数（４５０ＫＨｚ）に変換し、検波してオーディ
オ出力を得るものであり、約３５０個の素子を有するの
でＡ−Ｄのマットで集積される。

更には第５図Ａ、第５図Ｂおよび第５図Ｃに、夫々ＡＭ
チューナーブロック（６８）、フロントエンドブロック
（６６）とＦＭ−ＩＦブロック（６７）およびマルチプ
レックスデコーダーブロック（５２）を更にブロック化
した図を示す。

先ず第５図ＡのＡＭチューナーブロック（６８）内の局
部発振回路（ＯＳ　Ｃ）　（６９）がマツ）−Ａに、混
合回路（Ｍ　Ｉ　Ｘ　）　（７０）がマットＢに、自動
利得制御回路（ＡＧＣ）（７１）、高周波増幅回路（Ｒ
Ｆ）（７２）および中間周波増幅回路（ＩＦ）（７３）
がマットＣに、検波回路（ＤＥＴ）（７４）がマットＤ
に実質的に集積され、第３図の如く電源バッド■。ＣＩ
よりたこ足状に４本延在された第３の電源ライン（７５
）を介し、Ａ−Ｄのマットの第１の電源ライン（７６）
にＶＣＣを供給している。またグランドバッドＧＮＤ１
はマットＭとマットＮの間に設けられたたこ足状の４本
の電極（７７）を介して一端分割領域（６２）上の３点
鎖線で示す第２のグランドライン（７８）に接続され、
夫々の第２のグランドライン（７８）はＡ−Ｄのマット
の第１のグランドライン（７９）に接続されている。

次に第５図Ｂの高周波増幅回路（８０）、混合回路（８
１）および局部発振回路（８２）で構成されるフロント
エンドブロック（６６）は、数μＶと極めて小さいレベ
ルの信号を扱うため、他の回路ブロック特にＦＭ−ＩＦ
ブロック（６７）からの干渉を嫌い、またこのブロック
内にある局部発振回路（８２〉がそれ自身発振し、不要
輻射を発生させる。そのため特にＦＭ−ＩＦブロック（
６７）と離間させ、Ｏ８Ｃブロックが一番干渉を嫌うた
め別の電源Ｖ　ＣＯ３！　”　ＣＣ，、ＧＮＤ３　、Ｇ
ＮＤ４を用いている。

すなわちＦＭ−ＩＦブロック（６７）と対角線状にある
に−Ｍのマットに集積され、一番コーナとなるマットＫ
に局部発振回路（８２）を集積し、その両側には別のバ
ッドＶ。Ｏ４およびＧＮＤ４を通して第１の電源ライン
（８３）およびグランドライン（８４）が設けである。

また他のり、Ｍのマットは、ＶＣＣ３およびＧＮＤ３を
通して、夫々の第１の電源ラインおよびグランドライン
（８５）　、　（８６）が設けである。

一方、中間周波増幅回路（８７）、検波回路（８８）お
よびＳメータ（８９）等で構成されるＦＭ−ＩＦブロッ
ク（６７）は、Ｅ−Ｉのマットに集積され、検波回路（
８８）がマットエに、Ｓメータ（８９）等がマットＧに
、更には中間周波増幅回路（８７）中のリミッタ回路お
よびミュート回路等が、Ｅ、ＦとＧのマットに実質的に
集積されている。

ここでは利得が８０から１００ｄＢと極めて高いノミツ
タ回路と信号レベルの大きい検波回路（８８）、前記リ
ミッタ回路と信号レベルの大きいＳメータ＜８９）は帰
還による発振を生じ、検波回路（８８）とＳメータ（８
９）は相互干渉による特性悪化が生じるため、マットＥ
、Ｆ、Ｇの第１の電源ライン（９０）は、−本の３点鎖
線で示す第３の電源ライン（７５）に、マットＨ，Ｉの
第１の電源ライン（９１）は、−本の第３の電源ライン
（７５）に接続されている。またマットＪはユーザから
のオプション回路を集積されるものであり、これも−本
の第３の電源ライン（７５）に接続されている。

またＥ−Ｊのマットにある実線で示す第１のグランドラ
インは、グランドパッドＧＮＤＩからたこ足状に延在さ
れて一端接続された第２のグランドライン（９２）と、
前述と同様に接続されている。

また第１の電源ラインと第１のグランドラインを所定の
幅に離間させて配線領域り９３）を設けている。この配
線領域＜９３）は、例えばマットＧとマットＨの間のよ
うに、−点鎖線で示す２本の第１の配線（９４）が設け
られる幅に設定しである。ここでは図面の都合上２本の
第１の配線を設けたが、回路によってはこれ以上となる
場合もある。

この第１の配線（９４）は前記第１の電源ライン及び第
１のグランドラインと同層の第１の電極層に設けられ、
この両端は黒丸で示したスルーホール（９５）を介して
破線で示した第２層目に形成される第２および第３の配
線（９６）　、　（９７）でマットＧおよびマットＨへ
延在されている。

続いて、第５図Ｃのマルチプレックスデコーダーブロッ
ク（５２）の直流増幅回路（１０１’）、デコーダ回路
（１０２）、ランプドライバー回路（１０３）がマット
ＱとマットＲに、また位相比較回路（１０４）、ローパ
スフィルタ回路（１０５）、電圧制御発振器（１０６）
および分周回路（１０７）等がマットＳとマットＴに実
質的に集積されている。また電源パッドＶＣＣ８よりた
こ足状に３本延在された電極（１０８）は、ＡＭチュー
ナーブロック（６８）とＦＭ−ＩＦブロック（６７）と
の間を通り、分割領域（６２）上の第２の電源ライン（
１０９）へ一端接続される。そして１本がマットＱとＲ
へ、１本がマットＳとＴへ、更に１本がノイズキャンセ
ラーブロック（５１〉となるＮ〜Ｐのマットへ伸びてい
る。

一方、グランドパッドＧＮＤ２はたこ足状に３本の第３
のグランドライン（１１０）に接続され、前述と同様に
、Ｎ−Ｐのマット、Ｑ、Ｒのマット、Ｓ、Ｔのマットへ
伸びている。

以上説明した如く、第１の実施例と同様に、第１の電源
ラインと第１のグランドラインで構成される区画ライン
によってＡ−Ｊ、に−Ｔのマットが区分されている。ま
たこの第１の電源ラインと第１のグランドラインが実質
的に櫛歯状に形成されているため、マット間のスペース
や周辺のスペースを有効に活用でき、チップ（６１）周
辺のパッドＶＣ，，，ＧＮＤ　１　、ＧＮＤ２を最短距
離でつなぐことができる。

次にＦＭフロントエンド（６６）とＦＭ−ＩＦブロック
（６７）の干渉対策について述べる。従来では個別ＩＣ
を夫々使っていたためセット基板上の問題であったが、
今回は１チツプ化のために更にこの干渉が問題となった
が次の対策により解決している。

先ず前述した如く、ＦＭフロントエンドブロック（６６
）は、数μＶと極めて小さいレベルの信号を扱うため、
他の回路ブロック特にＦＭ−ＩＦブロック（６７）から
の干渉を嫌い、またこのブロック内に構成される局部発
振回路（６９）がそれ自身発振し、不要輻射を発生させ
るため、他のブロックと離間したり別の電源を設けたり
する必要がある。

これ等の理由により、先ずＦＭフロントエンドブロック
とＦＭ−ＩＦブロックを対角線上に設け、またこのブロ
ックの中の局部発振回路をマットＫに集積させ離間させ
た。次にＡＭチューナーブロック（６８）とＦＭ−ＩＦ
ブロック（６７）、ＦＭフロントエンドブロック（６６
）とノイズキャンセラーブロック（５１）との間、すな
わちマットＤとマットＥ１マットＭとマットＮの区画ラ
イン幅を広く取ることでＦＭフロントエンドブロック（
６６）を他のブロック特にＦＭ−ＩＦブロック（６７）
から遠ざけている。またマットＤとマットＥおよびマッ
トＭとマットＮとの間に、電源パッドｖｃｃｔより第２
の領域（６４〉へ延在される電極（１０８）とグランド
バッドＧＮＤ１より第１の領域（６３）へ延在される電
極（７７）とを設け、更に分割領域（６２）上に第２の
電源ライン（１０９）と第２のグランドライン（７８）
　。

（９２）を設けている。従ってＦＭフロントエンドブロ
ック（６６）は、隣接するＦＭ−ＩＦブロック（６７）
、ＡＭチューナーブロック（６８）およびノイズキャン
セラーブロック（５１）と分離され、特に電源ラインは
不要輻射を防止し、グランドラインは、分離領域とコン
タクトしているので基板電流を吸い出すことができ干渉
を防止している。

またこのＦＭフロントエンドブロック（６６）の中の局
部発振回路（８２）は、干渉を嫌うので、電源バッドＶ
　ＣＣ４とグランドバッドＧＮＤ４を別に設け、外の回
路は電源バッドＶ。Ｃ１とグランドバッドＧＮＤ３で供
給されている。

更にはＦＭ−ＩＦブロック（６７）は、ＦＭ信号のＡＭ
部を除去するためのリミッタ回路を有し、この回路はマ
ットＥとマットＦで集積されている。

このリミッタ回路に有るコンデンサは基板へり−クを生
じ、このリーク電流がＦＭフロントエンドへ流れ誤動作
を起こす。そのためコンデンサをマットＥに一括し、こ
のマットＥの左側辺の区画ラインの第１のグランドライ
ン（１１１）で集中的に吸い出している。更にほこの第
１のグランドライン（１１１）は、ＦＭ−ＩＦブロック
（６７）、マルチプレックスデコーダーブロック（５２
〉およびノイズキャンセラーブロック（５１）の外周辺
に延在されて、これから生じるリーク電流も吸い出して
いる。また配線の都合上第３の電源ライン（７５〉、分
割領域（６２）上の第２の電源ライン（１０９）および
第２のグランドライン（７８）　、　（９２）等は、黒
丸で示したスルーホールを介して、点線で示す第２層目
の電極層を介してクロスオーバーしている。特にＡＭチ
ューナーブロック（６８）は外のブロック回路と同時に
動作しないので、ＡＭチューナーブロック（６８）とＦ
Ｍ−ＩＦブロック（６７）を１つのバッドＶＣＣＩを共
用しており、このためクロスオーバーしている。またグ
ランドバッドＧＮＤ１も同様である。

最後に本発明の特徴点を一例してみる。例えばＡＭチュ
ーナーブロック（６８）が不要であれば、Ａ〜Ｄのマッ
トに、マルチプレックスデコーダーブロック（５２）と
なる４つのマットをそのまま集積化し、余ったマットＱ
とマットＲに例えばマットＩとＪを集積化する。従って
Ｉ、Ｊ、Ｓ、Ｔのマットが余分となるので、このマット
を削除すればマットの配置が四角形のチップ内に整然と
収納することができる。ここではマット内の１層目の配
線はそのまま使い、マット間の配線およびブロック間の
配線のみを考えれば良い。

またＦＭ−ＩＦブロック（６７）の一部改良の際は、例
えば改良部となるマットＦのみを取り出して改良すれば
良く、他のマットＥ、Ｇ、Ｈはそのままイ吏うことがで
きる。またユーザのオプションとなる別のブロックを追
加する時は、全部のマットはそのまま使い、このブロッ
クに必要な数だけマットを追加すれば良いし、またここ
ではマットＪをこのオプション用マットとしている。

つまり同一寸法のマットをマトリックス状に形成しであ
るため、入替え、追加、および削除が非常に容易となる
。

（ト）発明の効果以上の説明からも明らかな如く、第１に区画ライン（１
４）で半導体チップ（１１〉上面を実質的に同一サイズ
の多数のマットに分割し、複数の機能の異なる電子回路
ブロックを整数個のマットに収容すると、電子回路ブロ
ック毎に並行して設計ができ、設計期間を大幅に短縮で
きる。また電子回路ブロックを一定の素子数で分割し、
マット毎の設計が行えるので、マット毎の並行設計もで
きる。

また削除、追加および修正等の回路変更も電子回路ブロ
ック毎またはブロック毎に設計できるので、ブロック毎
またはミツト毎の変更のみで足り、ＩＣ全体の設計変更
が不要となる。更にはマットを基本ブロックとしてセル
化できるので、一般設計を終了すれば、この後の回路変
更の際、変更するマットのみの修正だけで、他のマット
はそのまま使え信頼性が非常に高くなる。

第２に、電源ライン（１２）およびグランドライン（１
３）を２層配線構造の１層目の電極層に形成し、マット
内にレイアウトする素子との配線を実質的に１層目の電
極層で実施できるので、マット間及び信号線の配線を配
線領域の１層目と２層目の電極層に集約でき、設計が非
常に簡単となる。

またマットＥを変更する場合、マットＥの両端にある配
線領域（１８）を設けることで、マット間をつなぐ配線
のクロスを考えることなくマットＥの設計を行える。従
来ではマットＥからマットＤへ、マットＥからマットＦ
へ延在される配線のクロスを防止するように、マットＥ
のパターン配置を考えたが、本願はこのクロス防止につ
いては全く考える必要がない。つまり前記配線領域（１
８）を使うだけで防止できるためである。

第３に、回路ブロックは、少なくともトランジスタ、ダ
イオード、抵抗およびコンデンサ等の多種の形状の異な
る回路素子で構成されているが、マットを一定の集積し
易いサイズに統一したことで、マット内への素子の配置
を実施するだけで、全体のレイアウトは無用となる様に
設けられるため設計が容易となる。

第４に、マットの側辺に設けた電源ライン（１２）およ
びグランドライン（１３）と第１の供給ライン（１５）
および第２の供給ライン（１６）とを櫛歯状に形成する
ことにより、半導体チップ（１１）に設けた電源パッド
Ｖ。ＣおよびグランドパッドＧＮＤを最短距離でつなぐ
ことができる。

第５に、マット内に収容された素子間の配線は、原則と
して１層目に形成し、区画ライン（１４）を超えて行う
マット間および電子回路ブロック間の配線は、配線領域
の１層目及び２層目を用いることができるので、マット
内の素子間の配線とマット間あるいは電子回路ブロック
間の配線を区別して設計でき、設計が極めて容易となる
。

第６に、第２の実施例に示す如く、分割領域（６２）を
使って多数のマットを２段に形成するので、第１の実施
例に比べてマットの配置の自由度が増し、設計が容易と
なる。またマットを２段構成にすることにより、チップ
の形成を第１の実施例より正方形に近づけられるので、
チップ内の特性のばらつきおよび歪みが小さくなる。更
にマット数が多いので回路変更に際してもマットの配置
の変更が自由に行え設計の自由度が増加する。

第７に、分割領域（６２）上に第２の電源ライン（１０
９）および第２のグランドライン（７８）　、　（９２
）を設けることで、第１の領域（６３）−ヒにあるマッ
トと第２の領域（６４）上にあるマットとの干渉を阻止
することができる。

第８に、第２の電源ライン（１０９）と第２のグランド
ライン（７８）　、　（９２）を実質的に第１層目に設
け、他の第１層目の電極と交差する領域を第２層目に設
けることで、第１の領域（６３）と第２の領域（６４）
のマット間の配線を可能とし、分割領域（６２）に有効
に活用できる。

第９に、第３の電源ライン（７５）と第１の領域（６３
）の第１の電源ラインを櫛歯状に配列し、第３のグラン
ドライン（１１０）と第２の領域（６４）の第２の電源
ラインを櫛歯状に配列することにより、半導体チップ（
６１）に設けた電源パッドＶ。ＣＩおよびグランドパッ
ドＧＮＤ２を最短距離でつなぐことができる。

第１０に、第１の領域（６３〉上のブロック間に、電源
パッドｖ　ｃ　Ｃ！から分割領域（６２）へ延在される
電極（１０８）を設け、また第２の領域（６４）上のブ
ロック間に、グランドパッドＧＮＤ１から分割領域（６
２）へ延在される電極（７７）を設けることにより、こ
の電極の両側に設けられたブロック相互の干渉を阻止で
きる。

またブロック相互の干渉防止のために、マットＤとマッ
トＥ１マットＭとマットＮとの間の幅の広い区画ライン
は、その上に電極（１０ｇ）　、　（７７）を延在でき
るためチップ（６１）を有効に活用できる。

【図面の簡単な説明】

第１図は本発明の半導体集積回路の第１の実施例を示す
上面図、第２図Ａは本発明の半導体集積回路のマット領
域を示す上面図、第２図Ｂは第２図ＡにおけるＡ−Ａ’
線の断面図、第３図は本発明の半導体集積回路の第２の
実施例を示す上面図、第４図は本発明の半導体集積回路
に組み込まれる電子回路ブロック図、第５図ＡはＡＭチ
ュ−ナーブロックを説明する図、第５図ＢはＦＭフロン
トエンドブロックとＦＭ−ＩＦブロックを説明する図、
第５図Ｃはマルチプレックスデコーダーブロックを説明
する図、第６図は従来の半導体集積回路の上面図、第７
図は第６図におけるブロックｂとブロックＣの間の断面
図である。

Claims

【特許請求の範囲】

（１）電源ラインとグランドラインを一組として延在し
た区画ラインを、複数本同一方向に配列して、半導体チ
ップを実質的に同一サイズの複数個の領域に分割して形
成したマットと、前記半導体チップに組み込まれ、且つ前記整数個のマッ
トに形成される複数の機能の異なる電子回路ブロックとより構成された電子回路とを備え、前記電源ラインとグランドラインを離間して形成する配
線領域を設けることを特徴とした半導体集積回路。
（２）前記配線領域には、前記電源ラインおよびグラン
ドラインと平行に１本以上の第１の配線が設けられ、こ
の第１の配線の一端とオーミックコンタクトし、前記配
線領域と隣接するどちらか一方のマットへ延在される第
２の配線が設けられ、前記第１の配線の他端とオーミッ
クコンタクトし、前記配線領域と隣接するどちらか一方
のマットへ延在される第３の配線が設けられる請求項第
１項記載の半導体集積回路。
（３）前記電源ライン、グランドラインおよび第１の配
線は第１層目の配線層に設けられ、前記第２の配線およ
び第３の配線は第２層目の配線層に設けられる請求項第
２項記載の半導体集積回路。
（４）半導体チップの中央に、この半導体チップを第１
および第２の領域に実質的に分割する分割領域と、前記分割領域と直交しその両側に第１の電源ラインと第
１のグランドラインを一組として延在した区画ラインを
複数本同一方向に配列して、前記第１および第２の領域
を実質的に同一サイズの複数個の領域に分割して形成し
たマットと、前記半導体チップに組み込まれ、且つ前記整数個のマッ
トに形成される複数の機能の異なる電子回路ブロックよ
り構成された電子回路とを備え、前記電源ラインとグランドラインを離間して形成する配
線領域を設けることを特徴とした半導体集積回路。
（５）前記配線領域には、前記電源ラインおよびグラン
ドラインと平行に１本以上の第１の配線が設けられ、こ
の第１の配線の一端とオーミックコンタクトし、前記配
線領域と隣接するどちらか一方のマットへ延在される第
２の配線が設けられ、前記第１の配線の他端とオーミッ
クコンタクトし、前記配線領域と隣接するどちらか一方
のマットへ延在される第３の配線が設けられる請求項第
４項記載の半導体集積回路。
（６）前記電源ライン、グランドラインおよび第１の配
線は第１層目の配線層に設けられ、前記第２の配線およ
び第３の配線は第２層目の配線層に設けられる請求項第
５項記載の半導体集積回路。