JPH023952A

JPH023952A - リニア半導体集積回路

Info

Publication number: JPH023952A
Application number: JP63153122A
Authority: JP
Inventors: Kazuo Tomizuka; 和男冨塚; Sakae Sugayama; 菅山　栄; Takao Saeki; 佐伯　孝夫
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1988-06-21
Filing date: 1988-06-21
Publication date: 1990-01-09
Anticipated expiration: 2009-05-18
Also published as: JPH0638452B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は、半導体集積回路に関し、特にカスタムＩＣの
要求に答えられる様に、機種展開の容易なパターン・レ
イアウトに関するものである。

（ロ）従来の技術一般に、特開昭５９−８４５４２号公報（ＨＯＩ　Ｌ　
２１／７６）の如く、複数個の回路ブロックを同一の半
導体基板上に形成する半導体集積回路技術は、第５図の
構成となっている。

第６図は、半導体チップ（１０１）の概略平面図であり
、ａ乃至ｒは回路ブロックを示す。これらの回路ブロッ
クは、夫々取り扱う周波数および信号レベルが異なり、
機能も夫々異なる。

この回路ブロックは、第７図の如くＰ−型の半導体基板
（１０２）上のＮ型の領域（１０３）に形成され、各回
路ブロックは、その周辺に隣接する高濃度のＰ＋型の領
域（１０４）によって区画されている。ここではブロッ
クｂとブロックＣで示しである。

この区画用のＰ＋型の領域（１０４）は、その一端をＰ
〜型の半導体基板（１０２）に接するとともに、他端は
半導体表面の酸化膜（１０５）を通してグランドライン
（１０６）にオーミンク接続される。

グランドライン（１０６）は、各ブロックから集積回路
の中央部にまとめ、左端にあるグランドボンディングパ
ッドＧＮＤに延在されている。

次に各ブロック回路の電源ライン（ＶＣＣ）は、第５図
に示すように、集積回路の外周部にまとめ、夫々個別に
電源ポンディングパッドに接続される。

一方、回路ブロックａ乃至ｆは、機能が異なるため、ブ
ロック内に存在する素子数が異なり、ブロック・サイズ
が夫々異なってしまう構成となっている。

（ハ）発明が解決しようとする課題前述の如く、回路ブロックａ乃至ｒのサイズが異なるの
で、この回路ブロック全てを効率良く、半導体チップ（
１０１）内に収めるためには、各回路ブロックの大きさ
が相互的に働いてしまい、同一チップ内への集積を難し
くしている問題があった。

また回路ブロックａを削除し、例えば特性を改良した別
の回路ブロックａ゛を入れたり、第５図の回路ブロック
構成に、更に別の機能を有する回路ブロックｇを追加し
ようとした場合、各ブロックの大きさが異なるので全て
のパターンを作り直ず必要があった。

従って近年、製品の寿命が非常に短かくなって来ている
中で、ユーザの希望する独自回路を、あるチップ内に組
み込もうとすると、ユーザは短納期を希望するにもかか
わらず、回路パターンを作り直すために非常に長い納期
を必要としなければならない問題を有していた。

（ニ）課題を解決するだめの手段本発明は、断る課題に鑑みてなされ、区画ライン（４）
で半導体チップ（１）上面を実質的に同一のサイズの多
数のマットに分割し、複数の機能の異なる電子回路ブロ
ックを１つ以上の整数個のマット内に収容することによ
り、従来の課題を解決するものである。

〈ホ〉作用本発明に依れば、区画ライン（４）で半導体チップ（１
）上面を実質的に同一サイズの多数のマットに分割し、
複数の機能の異なる電子回路ブロックを整数個のマット
内に収容することにより、電子回路ブロック毎の設計を
行え且つ電子回路ブロックを一定の素子数で分割しマッ
ト毎の設計が行える様になる。従って電子回路ブロック
毎に分割して並行設計が可能であり、設計期間の大幅短
縮を図れる。また回路変更も電子回路ブロック毎に且つ
マット毎に行えるので、ＩＣ全体の設計変更は不要とな
る。

（へ）実施例先ず第１図を参照して本発明の第１の実施例を詳述する
。

半導体チップ（１）上面はＡ−Ｇの７つのマットに分割
されている。Ａ−Ｇの各マット間には電源ライン（２）
とグランドライン（３）を隣接して並列に延在させた区
画ラインク４）で区分されている。

区画ライン（４）を形成する電源ライン（２）およびグ
ランドライン（３）の配列は各マットＡ−Ｇの左側に実
線で示す電源ライン（２）を設け、右側に一点鎖線で示
すグランドライン（３）が設けられる。

従って両端の区画ラインのみが電源ライン（２）または
ゲランドラインク３）の一方で形成され、中間の区画ラ
インは両方で構成されている。各マットＡ−Ｇに隣接す
る電源ライン（２）およびグランドライン（３）は、夫
々のマットに集積され、回路ブロックへの電源供給を行
っている。

また各区画ライン（４）の電源ライン（２）とグランド
ライン（３）は、２点鎖線で示す第１の供給ライン（５
）と第２の供給ライン（６）に夫々対向して櫛歯状に接
続され、この第１および第２の供給ライン（５）　、　
（６）は、ベレットの周辺に設けられたパッドの中の電
源パッドＶ。。およびグランドバッドＧＮＤに導かれて
いる。

後で明らかとなるが、各電源ライン（２）、グランドラ
イン（３）、および第１および第２の供給ライン（５）
　、　（６）は、＃；Ｌ則的には２層配線の内の１層配
線で実現されている。

ｍ−二連した区内ライン（４）で区分される各マットＡ
−Ｇは、実質的に同一の大きさの形状に形成され、具体
的には幅をＮＰＮ　トランジスタ６個が並べられるよう
に設定され、長さは、設計上容易な一定の素子数、例え
ば約１００素子がレイアウトできるように設定されてい
る。このマットの太きさについては、ＩＣ化する電子回
路ブロックにより、設計し易い素子数に応じて任意に選
択できる。

マット内に集積される回路素子は、トランジスタ、ダイ
オード、抵抗およびコンデンサにより構成され、通常の
ＰＮ分離によって分離され、各素子の結線は、２層配線
の１層目の電極層によって接続され、例外的に２層目の
１極でクロスオーバーされている。

次に第２図Ａおよび第２図Ｂを参照して、マット内に集
積される回路素子と区画ライン（４）について具体的に
説明する。

第２図Ａはマツｌ−Ｂ付近の拡大上面図である。

左の１点鎖線で示した区画ライン（７）は、マットＡと
マットＢの間に設けられる区画ライン（４）であり、右
の１点鎖線で示した区画ライン（８）は、マットＢとマ
ットＣの間に設けられる区画ライン（４）である。そし
てこの区画ライン（７）　、　（８）の間には、点線で
示したトランジスタ（９）、ダイオード（１０）、抵抗
（１１）およびコンデンサ（１２）が集積されている。

図面ではこれらの素子が粗になっている力釈実際は高密
度に集積されている。またマット内の素子間の配線は、
１点鎖線で示す第１層目の電極層（１３）で実質的に形
成され、マツｌ−ＡとマットＢおよびマットＢとマット
Ｃのマット間の配線、例えば信号ラインやフィードバッ
クラインが実線で示す第２層目の電極層（１４）で形成
されている。そしてこれらの第１層目および第２層目の
電極層（１３）　、　（１４）はＸ印で示したコンタク
ト領域で接続されている。

第２図Ｂは第２図ＡにおけるＡ−Ａ’線の断面図である
。Ｐ型の半導体基板（１５〉上にＮ型のエビクキシャル
層＜１６）が積層されており、このエピタキシへ・ル層
（１６）表面より前記半導体基板（１５）に到達するＰ
゛型の分離領域（１７）が形成され、多数のアイランド
領域が形成されている。このアイランド領域（１８）内
にはＮＰＮトランジスタ（９）、ダイオード（１０）、
抵抗（１１）およびコンデンサ（１２〉等が作られてお
り、ＮＰＮ　トランジスタ（９）のコレクタ領域（１９
）と前記半導体基板（１５）との間にはＮ＋型の埋込み
領域（２０）が形成されている。前記エピタキシヤル１
（１６）の表面には例えばＣＶＤ法によりシリコン酸化
膜（２１）が形成され、このシリコン酸化膜（２１）上
には、第１層目の電極層（１３）が形成されている。ま
たこの第１層目の電極層（１３）を覆うように、例えば
ＰＩＸ等の絶縁膜（２２）が形成され、この絶縁膜（２
２）上に第２層目の電極層（１４）が形成されている。

また電源ライン（２）およびグランドライン（３）は、
前記分離領域（１７）上に設けられ、グランドライン（
３）はこの分離領域（１７）とオーミンクコンタクトし
ており、基板電位の安定化をはかっている。

次に、本構成に組み込む電子回路ブロックとマットとの
関係について述べる。ここでは第４図に示す２つの電子
回路ブロック、つまりイグニッションノイス等のパルス
ノイズを除去するノイズキャンセラーブロック（２３）
と、このブロックの後につながるステレオ信号をステレ
オ復調するマルチプレックスデコーダーブロック（２４
）が、組み込まれる。

このノイズキャンセラーブロック（２３）の素子数は約
２７０個であり、マルチプレックスデコーダーブロック
（２４〉の素子数は約３９０個である。

従って前者は、１００素子以下を目安にして３つの部分
に分け、Ａ−Ｃまでのマットに夫々を集積化してゆき、
各マット間の機能は、前述の如く２層目の電極層（１４
）を設けて電子回路ブロックを実現している。また後者
も、１００素子以下を目安にして４つの部分に分け、Ｄ
−Ｇまでのマットに夫々を集積化してゆき、各マット間
の機能は前述の如く２層目の電極層（１４）を設けて電
子回路ブロックを実現している。更に前者と後者のブロ
ック間の接続を２層目の電極層り１４）を設けＩＣ集積
回路を実現している。

次に第３図を参照して本発明の第２の実施例を詳述する
。本実施例では、半導体チップ（３１）上面を２点鎖線
で示す分割領域（３２）を用いて実質的に同一形状で、
第１および第２の領域（３３）（３４）に２等分し、夫
々の領域（３３）（３４）に多数のマットを設けた点に
特徴がある。この結果、マット数が多いので半導体チッ
プ（３１）のレイアウトが第１の実施例よりやり易くな
る利点を有している。

具体的には、第１の領域（３３）にはＡ−Ｊの１０個の
マットを形成し、第２の領域（３４）にはに−Ｔの１０
個のマットを形成し、各マットの構成は第１の実施例と
同様に、マットを約１００素子集積できる実質的に同一
スペースにし、各マット間は区画ライン＜３５）で区分
している。

斯上した２０個のマット内には第４図に示すＡＭ／ＦＭ
ステレオチューナー用１チップＩＣが形成される。第４
図はこの電子ブロック回路を説明するブロック図であり
、ＦＭフロントエンドブロック（３６）、ＦＭＩＦブロ
ック（３７）、ノイズキャンセラーブロック（２３）、
マルチプレックスデコーダーブロック（２４〉、ＡＭチ
ューナーブロック（３８）の計５つの電子回路ブロック
から構成されている。各回路ブロックは周知のものであ
るが、その機能を簡単に説明する。

先ずＦＭフロントエンドブロック（３６）はＦＭ放送の
選局部分であり、数十ＭＨｚ〜数百ＭＨｚのＦＭ放送信
号を受信し、１０．７ＭＨｚの中間周波信号に周波数変
換するものであり、素子数としては約２５０個を有する
のでに−Ｍのマットに集積されている。次にＦＭ−ＩＦ
ブロック（３７）は、この中間周波信号を増幅し、その
後検波しオーディオ信号を得るものであり、素子数とし
ては約４３０個を有するのでＥ〜工のマットに集積され
ている。続いてノイズキャンセラーブロックク２３）は
、イグニッションノイズ等のパルスノイズを除去するも
ので、約２７０個の素子を有するのでＮ−Ｐのマットに
集積されている。更にマルチプレックスデコーダーブロ
ック（２４）は、ステレオ信号をステレオ復調するブロ
ックであり、約３９０個の素子を有するためＱ−Ｔのマ
ットに集積されている。最後に、ＡＭチューナーブロッ
ク〈３８）は、ＡＭ放送の選局部分であり、アンテナ受
信したＡＭ放送信号を中間周波数（４５０ＫＨ２）に変
換し、検波してオーディオ出力を得るものであり、約３
５０個の素子を有するのでＡ−Ｄのマットで集積される
。

更には第５図Ａ、第５図Ｂおよび第５図Ｃに、夫々ＡＭ
チューナーブロック（３８）、フロントエンドブロック
（３６）とＦＭ−ＩＦブロック（３７）およびマルチプ
レックスデコーダーブロック（２４）を更にブロック化
した図を示す。

先ず第５図ＡのＡＭチューナーブロック（３８）内の局
部発振回路（ＯＳ　Ｃ）　（３９）がマットＡに、混合
回路（Ｍ　Ｉ　Ｘ　）　（４０）がマットＢに、自動利
得制御回路（ＡＧＣ）（４１）、高周波増幅回路（ＲＦ
）り４２）および中間周波増幅回路（ＩＦ）（４３）が
マットＣに、検波回路（ＤＥＴ）＜４４）がマットＤに
実質的に集積され、第３図の如く電源パッドＶＣＣＩよ
りたこ足状に４本延在された３点鎖線で示す第３の電源
ライン（４５）　、　（４６）　、　（４７）　、　（
４８）を介し、Ａ〜Ｄのマットの第１の電源ラインク４
９）にＶＣＣを供給している。またグランドバッドＧＮ
Ｄ　１はマットＭとマットＮの間に設けられたたこ足状
の３本の電極（５０〉を介して一端分割領域（３２）上
の３点鎖線で示す第２のグランドライン（５１）　、　
（５２）　、　（５３）に接続され、夫々の第２のグラ
ンドライン（５１）　、　（５２）　、　（５３）はＡ
−Ｄのマツ！・の第１のグランドライン（５４）に接続
されている。

次に第５図Ｂの高周波増幅回路（５５）、混合回路（５
６）および局部発振回路（５７）で構成されるフロント
エンドブロック（３６）は、数μＶと極めて小さいレベ
ルの信号を扱うため、他の回路ブロック特にＦＭ−ＩＦ
ブロック（３７）からの干渉を嫌い、またこのブロック
内にある局部発振回路（５７）がそれ自身発振し、不要
輻射を発生させる。そのため特にＦＭ−ＩＦブロック〈
３７）と離間させ、Ｏ８Ｃブロックが一番干渉を嫌うた
め別のＭ、源Ｖｃｃｓ　、　Ｖｃｃ、　、　ＧＮＤ３　
、　ＧＮＤ４を用いている。

すなわちＦＭ−ＩＦブロック（３７）と対角線状にある
に−Ｍのマットに集積され、一番コーナとなるマットＫ
に局部発振回路（５７）を集積し、その両側には別のパ
ッドＶＣＣ４およびＧＮＤ４を通して第１の電源ライン
＜５８）およびグランドライン（５９）が設けである。

またイ也のり、Ｍのマットは、Ｖｃｃｓ才３よびＧＮＤ
３を通して、夫々の第１の電源ラインおよびグランドラ
イン（６０）（６１）が設けである。

一方、中間周波増幅回路（６２）、検波回路（６３）お
よびＳメータ（６４）等で構成されるＦＭ−ＩＦブロッ
ク（３７）は、Ｅ−Ｉのマットに集積され、検波回路（
６３）がマット■に、Ｓメータ（６４）等がマットＧに
、更には中間周波増幅回路（６２）中のリミッタ回路お
よびミュート回路等が、Ｅ、ＦとＧのマットに実質的に
集積されている。

ここでは利得が８０〜１００ｄＢと極めて高いノミツタ
回路と信号レベルの大きい検波回路（６３）、前記リミ
ッタ回路と信号レベルの大きいＳメータ（６４）は帰還
による発振を生じ、検波回路（６３）とＳメータ＜６４
）は相互干渉による特性悪化が生じるため、マットＥ、
Ｆ、Ｇの第１の電源ライン（６５）は、−本の３点鎖線
で示す第３の’Ｉｔ、＊ライン（４７）に、マットＨ，
Ｉの第１の電源ライン（６６）は、−本の第３の電源ラ
イン（４６）に接続されている。またマットＪはユーザ
からのオプション回路を集積されるものであり、これも
−木の第３の電源ライン（４５）に接続されている。

またＥ−Ｊのマットにある１点鎖線で示す第１のグラン
ドラインは、グランドバッドＧＮＤＩからだこ足状に延
在されて一端接続された第２のグランドライン（５１）
　、　（５２）　、　（５３）と、前述と同様に接続さ
れている。

統いて、第５図Ｃのマルチプレックスデコーダーブロッ
ク（２４）の直流増幅回路（６８）、デコーダ回路（６
９）、ランプドライバー回路（７０）がマットＱとマッ
トＲに、また位相比較回路（７１）、ローパスフィルタ
回路（７２）、電圧制御発振器（７３）および分周回路
（７４）等がマットＳとマツｌ−Ｔに実質的に集積され
ている。また電源バッドｖｃｃｚよりたこ足状に３本延
在された電極（７５）　、　（７６）　、　（７７）は
、ＡＭチューナーブロック（３８）とＦＭ−ＩＦブロッ
クく３７）との間を通り、分割領域（３２）上の第２の
電源ライン（７８）　、　（７９）　、　（８０）へ一
端接続される。そして１木がマットＱとＲへ、１本がマ
ットＳとＴへ更に１本がノイズキャンセラーブロック（
２３）となるＮ−Ｐのマットへ伸びている。

一方、グランドバッドＧＮＤ２はたこ足状に３本の第３
のグランドライン（ｓｌ）　、　（８２）　、　（８３
）に接続され、前述と同様に、Ｎ−Ｐのマット、Ｑ、Ｒ
のマット、Ｓ、Ｔのマットへ伸びている。

以上説明した如く、第１の実施例と同様に、第１の電源
ラインと第１のグランドラインで構成される区画ライン
（３５）によってＡ−Ｊ、に−Ｔのマットが区分されて
いる。またこの第１の電源ラインと第１のグランドライ
ンが実質的に櫛歯状に形成されているため、マット間の
スペースや周辺のスペースを有効に活用でき、チップ（
３１）周辺のパッドＶ。ｃ、　、　ＧＮＤＩ　、　ＧＮ
Ｄ２を最短距離でつなぐことができる。

次にＦＭフロントエンド（３６）とＦＭ−ＩＦブロック
＜３７）の干渉対策について述べる。従来では個別ＩＣ
を夫々使っていたためセット基板上の問題であったが、
今回は１チツプ化のために更にこの干渉が問題となった
が次の対策により解決している。

先ず前述した如く、ＦＭフロントエンドブロック（３６
）は、数μＶと極めて小きいレベルの信号を扱うため、
他の回路ブロック特にＦＭ−ＩＦブロックク３７）から
の干渉を嫌い、またこのブロック内に構成される局部発
振回路（５７）がそれ自身発振し、不要輻射を発生させ
るため、他のブロックと離間したり別の電源を設けたり
する必要がある。

これ等の理由により、先ずＦＭフロントエンドブロック
とＦＭ−ＩＦブロックを対角線上に設け、またこのブロ
ックの中の局部発振回路をマットＫに集積させ離間させ
た０次にＡＭチューナーブロック（３８）とＦＭ−ＩＦ
ブロック（３７）、ＦＭフロントエンドブロック（３６
）とノイズキャンセラーブロック（２３）との間、すな
わちマットＤとマットＥ２マットＭとマットＮの区画ラ
イン幅を広く取ることでＦＭフロントエンドブロック（
３６）を他のブロック特にＦＭ−ＩＦブロック〈３７）
から遠ざけている。またマットＤとマットＥおよびマッ
トＭとマットＮとの間に、電源バッドｖｃｃｔより第２
の領域（３２）へ延在される電極（７５）　、　（７６
）　、　（７７）とグランドバッドＧＮＤＩより第１の
領域（３３）へ延在される電極（５０）とを設け、更に
分割領域（３２〉上に第２の電源ライン（７８）　、　
（７９）　、　（８０）と第２のグランドライン（５１
）　、　（５２）　、　（５３）を設けている。従って
ＦＭフロントエンドブロック（３６）は、隣接するＦＭ
−ＩＦブロック（３７）、ＡＭチューナーブロック（３
８）およびノイズキャンセラーブロック（２３）と分離
され、特に電源ライン（７５）　、　（７６）　、　＜
７７＞は不要輻射を防止し、グランドライン（５０）は
、分離領域（１７）とコンタクトしているので基板電流
を吸い出すことができ干渉を防止している。

またこのＦＭフロントエンドブロック（３６）の中の局
部発振回路（５７）は、干渉を嫌うので、電源パッドＶ
。ｃ４とグランドパッドＧＮＤ４を別に設け、外の回路
は電源パッドｖｃｃｓとグランドパッドＧＮＤ３で供給
されている。

更にはＦＭ−ＩＦブロック（３７）は、ＦＭ信号のＡＭ
部を除去するためのリミッタ回路を有し、この回路はマ
ットＥとマットＦで集積されている。

このリミッタ回路に有るコンデンサは基板へり一りを生
じ、このリーク電流がＦＭフロントエンドへ流れ誤動作
を起こす。そのためコンデンサをマットＥに一括し、こ
のマットＥの左側辺の区画ライン（３５）の第１のグラ
ンドライン（８４）で集中的に吸い出している。更にほ
この第１のグランドライン（８４）は、ＦＭ−ＩＦブロ
ック〈３７）、マルチプレックスデコーダーブロックク
２４）およびノイズキャンセラーブロック（２３）の外
周辺に延在されて、これらから生じるリーク電流も吸い
出している。また配線の都合上第３の電源ライン（４５
）　、　（４６）　、　（４７）　、　（４８）、分割
領域（３２）上の第２の電源ライン＜７８）　、　（７
９）　、　（８０）および第２のグランドライン（５１
）　、　（５２）　、　（５３）等は、黒丸で示したス
ルーホールを介して、点線で示す２層目の電極！（１４
）を介してクロスオーバーしている。特にＡＭチューナ
ーブロックク３８）は外のブロック回路と同時に動作し
ないので、ＡＭチューナーブロックく３８）とＦＭ−Ｉ
Ｆブロック＜３７）を１つのバッド■。、１を共用して
おり、このためクロスオーバーしている。またグランド
バッドＧＮＤＩも同様である。

最後に本発明の特徴点を一例してみる。例えばＡＭチュ
ーナーブロック（３８）が不要であれば、ＡＮＤのマッ
トに、マルチプレックスデコーダーブロック（２４）と
なる４つのマットをそのまま集積化し、余ったマットＱ
とマットＲに例えばマット■とＪを集積化する。従って
Ｉ、Ｊ、Ｓ、Ｔのマットが余分となるので、このマット
を削除すればマットの配置が四角形のチップ内に整然と
収納することができる。ここではマット内の１層目の配
線はそのまま使い、マット間の配線およびブロック間の
配線のみを考えれば良い。

またＦＭ−ＩＦブロック（３７）の一部改良の際は、例
えば改良部となるマットＦのみを取り出して改良すれば
良く、他のマットＥ、Ｇ、Ｈはそのままイ吏うことかで
きる。またユーザのオプションとなる別のブロックを追
加する時は、全部のマットはそのまま使い、このブロッ
クに必要な数だけマットを追加すれば良いし、またここ
では−７ツトＪをこのオプション用マットとしている。

つまり同一寸法のマットを７トリツクス状に形成しであ
るため、入替え、迫力口、および削除が非常に容易とな
る。

（ト）発明の効果以上の説明からも明らかな如く、第１に区画ライン（４
）で半導体チップ（１）上面を実質的に同一サイズの多
数のマットに分割し、複数の機能の異なる電子回路ブロ
ックを整数個のマットに収容すると、電子回路ブロック
毎に並行して設計ができ、設計期間を大幅に短縮できる
。また電子回路ブロックを一定の素子数で分割し、マッ
ト毎の設計が行えるので、マット毎の並行設計もできる
。また削除、追加および修正等の回路変更も電子回路ブ
ロック毎またはブロック毎に設計できるので、ブロック
毎またはマット毎の変更のみで足り、ＩＣ全体の設計変
更が不要となる。更にはマットを基本ブロックとしてセ
ル化できるので、一端設計を終了すれば、この後の回路
変更の際、変更するマットのみの修正たけで、他のマッ
トはそのまま使え信頼性が非常に高くなる。

第２に、電源ライン（２）およびグランドライン（３）
を２層配線構造の１層目の電極層（１３）に形成するこ
とにより、マット内にレイアウトする素子との配線を実
質的に１層目の電極層（１３〉で実施できるので、マッ
ト間の配線、信号線の配線を２層目の電！ＪＡＮ　（１
４）に集約でき、設計が非常に簡単となる。

第３に、回路ブロックは、少なくともトランジスタ、ダ
イオード、抵抗およびコンデンサ等の多種の形状の異な
る回路素子で構成されているが、マットを一定の集積し
易いサイズに統一したことで、マット内・＼の素子の配
置を実施するだけで、全体のレイアウトは無用となる様
に設けられるため設計が容易となる。

第４に、マットの側辺に設けた電源ライン＜２）および
グランドライン（３〉と第１の供給ライン（５）および
第２の供給ライン（６）とを櫛歯状に形成することによ
り、半導体チップク１）に設けた電源バッドＶＣＣおよ
びグランドバッドＧＮＤを最短距離でつなぐことができ
る。

第５に、マット内に収容された素子間の配線は、原則と
して１層目に形成するので、区画ライン（４）を超えて
行うマット間および電子回路ブロック間の配線は、２層
目を用いることができ、マット内の素子間の配線とマッ
ト間あるいは電子回路ブロック間の配線を区別して設計
でさ、設計が極めて容易となる。

第６に、第２の実施例に示す如く、分割領域（３２）を
使って多数のマットを２段に形成するので、第１の実施
例に比べてマットの配置の自由度が増し、設計が容易と
なる。またマットを２段構成にすることにより、チップ
の形成を第１の実施例より正方形に近づけられるので、
チップ内の特性のばらつきおよび歪みが小さくなる。更
にマット数が多いので回路変更に際してもマットの配置
の変更が自由に行え設計の自由度が増加する。

第７に、分割領域（３２）上に第２の電源ライン（７８
）　、　（７９）　、　（８０）および第２のグランド
ラインく５１）　、　（５２）　、　（５３）を設ける
ことで、第１の領域（３３）上にあるマットと第２の領
域（３４）上にあるマットとの干渉を阻止することかで
さる。

第８に、第２のｉｔ、源ライン（７８）　、　（７９）
　、　（８０＞と第２のグランドライン（５１）　、　
（５２）　、　（５３）を実質的に第１層目に設け、他
の第１層目の電極と交差す−る領域を第２層目に設ける
ことで、第１の領域く３３）と第２の領域（３４）のマ
ット間の配線を可能とし、分割領域（３２）を有効に活
用できる。

第９に、第３の電源ライン（４５）　、　（４６）　、
　＜４７）　。

（４８）と第１の領域（３３）の第１の電源ラインを櫛
歯状に配列し、第３のグランドライン（８１）　、　（
８２）　。

＜８３）と第２の領域（３４）の第２の電源ラインを櫛
歯状に配列することにより、半導体チップ（３１）に設
けた電源パッドＶＣｅｌおよびグランドバッドＧＮＤ２
を最短距離でつなぐことができる。

第１０に、第１の領域（３３）上のブロック間に、電源
バッドＶ。Ｃ！から分割領域（３２）へ延在される電極
（７５）　、　（７６）　、　（７７）を設け、また第
２の領域（３４）上のブロック間に、グランドパッドＧ
ＮＤＩから分割領域（３２〉へ延在される電極（５０）
を設けることにより、この電極の両側に設けられたブロ
ック相互の干渉を阻止できる。

またブロック相互の干渉防止のために、マットＤとマツ
トビ１マツトＭとマットＮとの間の幅の広い区画ライン
は、その上に電極（５０）　、　（７５）　、　（７６
）　、　（７７）を延在できるためチップ（３１）を有
効に活用できる。

【図面の簡単な説明】

第１図は本発明の半導体集積回路の第１の実施例を示す
上面図、第２図Ａは本発明の半導体集積回路のマット領
域を示す上面図、第２図Ｂは第２図ＡにおけるＡ−Ａ’
線の断面図、第３図は本発明の半導体集積回路の第２の
実施例を示す上面図、第４図は本発明の半導体集積回路
に組み込まれる電子回路ブロック図、第５図ＡはＡＭチ
ューナーブロックを説明する図、第５図ＢはＦＭフロン
トエンドブロックとＦＭ−ＩＦブロックを説明する図、
第５図Ｃはマルチプレックスデコーダーブロックを説明
する図、第６図は従来の半導体集積回路の上面図、第７
図は第６図におけるブロックｂとブロックＣの間の断面
図である。（１）・・・半導体チップ、　（２）・・・電源ライン
、（３）・・・グランドライン、　（４）・・・区画ラ
イン、（５）・・・第１の供給ライン、　（６）・・・
第２の供給ライン、　＜３２）・・・分割領域、　（３
３〉・・・第１の領域、（３４）・・・第２の領域、　
（３５）・・・区画ライン、　（４５）。１）。８）。２〉。（４６）　、　（４７）　、　（４８）・・・第３の電
源ライン、　（５（５２）　、　（５３）・・・第２の
グランドライン、　　（７（７９）　、　（８０）・・
・第２の電源ライン、　（８１）　、　（８（８３）・
・・第３のグランドライン。

Claims

【特許請求の範囲】

（１）電源ラインとグランドラインを一組として隣接さ
せて延在した区画ラインを、複数本同一方向に配列して
、半導体チップを実質的に同一サイズの複数個の領域に
分割して形成したマットと、前記半導体チップに組み込
まれる複数の機能の異なる電子回路ブロックより構成さ
れた電子回路とを備え、前記電子回路の各ブロックは整
数個の前記マットの領域に形成して成ることを特徴とし
た半導体集積回路。
（２）電源ラインおよびグランドラインは、２層配線構
造の１層目に形成される請求項第１項記載の半導体集積
回路。
（３）回路ブロックは、少なくともバイポーラトランジ
スタ、ダイオード、抵抗およびコンデンサより構成され
る請求項第１項記載の半導体集積回路。
（４）電源ラインは複数個のマットの一側辺に設けられ
、且つ半導体チップの一側辺に設けられた第１の供給ラ
インより櫛歯状に延在され、グランドラインは複数個の
マットの他側辺に設けられ、且つ半導体チップの他側辺
に設けられた第２の供給ラインより櫛歯状に延在される
請求項第１項記載の半導体集積回路。
（５）マット内の配線は、実質的に１層目に形成され、
マットとマットおよび電子回路ブロックと電子回路ブロ
ックとの配線は、実質的に２層目に形成される請求項第
１項記載の半導体集積回路。
（６）半導体チップの中央に、この半導体チップを第１
および第２の領域に実質的に分割する分割領域と、前記
分割領域と直交しその両側に第１の電源ラインと第１の
グランドラインを一組として隣接し延在した区画ライン
を複数本同一方向に配列して、前記第１および第２の領
域を実質的に同一サイズの複数個の領域に分割して形成
したマットと、前記半導体チップに組み込まれる複数の
機能の異なる電子回路ブロックより構成された電子回路
とを備え、前記電子回路ブロックは整数個の前記マット
領域に形成して成ることを特徴とした半導体集積回路。
（７）分割領域上に形成された第２の電源ラインおよび
第２のグランドラインに、各々の前記区画ラインの第１
の電源ラインおよび第１のグランドラインが接続される
請求項第６項記載の半導体集積回路。
（８）第２の電源ラインと第２のグランドラインは、２
層配線より成る請求項第６項記載の半導体集積回路。
（９）電子回路ブロックは、少なくともバイポーラトラ
ンジスタ、ダイオード、抵抗およびコンデンサより構成
される請求項第６項記載の半導体集積回路。
（１０）第２の領域の第１の電源ラインは、第２の電源
ラインと櫛歯状に配列されて形成され、第２の電源ライ
ンと対向する第１の領域の側辺に形成された第３の電源
ラインは、第１の領域の第１の電源ラインと櫛歯状に配
列されて形成され、第１の領域の第１のグランドライン
は、第２のグランドラインと櫛歯状に配列されて形成さ
れ、第２のグランドラインと対向する第２の領域の側辺
に形成された第３のグランドラインは、第２の領域の第
１のグランドラインと櫛歯状に配列されて形成される請
求項第７項記載の半導体集積回路。
（１１）第２の電源ラインは、第３の電源ラインの近傍
に形成された電源パッドより、第１の領域の電子回路ブ
ロック間に形成した電極を介して接続され、第２のグラ
ンドラインは、第３のグランドラインの近傍に形成され
たグランドパッドより、第２の領域の電子回路ブロック
間に形成した電極を介して接続される請求項第１０項記
載の半導体集積回路。