JPH0223660A - リニア半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、半導体集積回路に関し、特にカスタムＩＣの
要求に答えられる様に、機種展開の容易なパターン・レ
イアウトに関するものであり、更には電子回路ブロック
間の相互作用を防止したものである。

（ロ）従来の技術 一般に、特開昭５９−８４５４２号公報（ＨＯＩ　Ｌ　
２１／７６）の如く、複数個の回路ブロックを同一の半
導体基板上に形成する半導体集積回路技術は、第６図の
構成となっている。

第６図は、半導体チップ（１０１）の概略平面図であり
、ａ乃至ｆは回路ブロックを示す。これらの回路ブロッ
クは、夫々取り扱う周波数および信号レベルが異なり、
機能も夫々異なる。

この回路ブロックは、第７図の如くＰ−型の半導体基板
（１０２）上のＮ型の領域（１０３）に形成され、各回
路ブロックは、その周辺に隣接する高濃度のＰ＋型の領
域（１０４）によって区画されている。ここではブロッ
クｂとブロックＣで示しである。

この区画用のＰ＋型の領域（１０４）は、その一端をＰ
−型の半導体基板（１０２＞に接するとともに、他端は
半導体表面の酸化膜（１０５）を通してグランドライン
（１０６）にオーミック接続される。

グランドライン（１０６）は、各ブロックから集積回路
の中央部にまとめ、左端にあるグランドポンディングパ
ッドＧＮＤに延在されている。

次に各ブロック回路の電源ライン（Ｖｃｃ）は、第６図
に示すように、集積回路の外周部にまとめ、夫々個別に
電源ポンディングパッドに接続される。

以上の構成により、回路ブロックの回りのＰ＋型の分離
領域（１０４）は、グランドライン（１０６）とオーミ
ックコンタクトしているので、基板のリーク電流を吸い
出し干渉を防止していた。

（ハ）発明が解決しようとする課題 前述の構成に於いて、極めて小さい信号の回路ブロック
は、他の回路ブロックより干渉を受は易く、また局部発
振回路等が含まれているとそれ自身発振して、不要輻射
を生じたりする。

従って前記グランドライン（１０６）で、分離領域（１
０４）を介してリーク電流を吸い出しても、干渉を完全
に除去することは非常に難しい。

一方、回路ブロックａ乃至ｆのサイズが異なるので、こ
の回路ブロック全てを効率良く、半導体チップ（１０１
）内に収めるためには、各回路ブロックの大きびが相互
的に働いてしまい、同一チップ内への集積をｉｔ　１．
、　＜　ｌ、ている問題があった。

また回路ブロックａを削除し、例えば特性を改良した別
の回路ブロックａ′を入れたり、第６図の回路ブロック
構成に、更に別の機能を有する回路ブロックｇを追加し
ようとした場合、各ブロックの大きさが異なるので全て
のパターンを作り直す必要があった。

従って近年、製品の寿命が非常に短かくなって来ている
中で、ユーザの希望する独自回路を、あるチップ内に組
み込もうとすると、ユーザは短納期を希望するにもかか
わらず、回路パターンを作り直すために非常に長い納期
を必要としなければならない問題を有していた。

（ニ）課題を解決するための手段 本発明は、斯る課題に鑑みてなされ、分割ライン（２）
と直行して延在した区画ライン（５）で、半導体チップ
（１）の第１および第２の領域（３）　、　（４）上面
を実質的に同一のサイズの多数のマットに分割し、複数
の機能の異なる電子回路ブロックを１つ以上の整数個の
マット内に収容し、前記複数の電子回路ブロックの中で
相互干渉を生じる第１および第２の電子回路ブロックを
対角線状に配置することで解決するものである。

（ホ）作用 本発明に依れば、区画ライン（５）で半導体チップ（１
）上面を実質的に同一サイズの多数のマットに分割し、
複数の機能の異なる電子回路ブロックを整数個のマット
内に収容することにより、電子回路ブロック毎の設計を
行え且つ電子回路ブロックを一定の素子数で分割しマッ
ト毎の設計が行える様になる。従って電子回路ブロック
毎に分割して並行設計が可能であり、設計期間の大幅短
縮を図れる。また回路変更も電子回路ブロック毎に且つ
マット毎に行えるので、ＩＣ全体の設計変更は不要とな
る。

しかも、このマットＡ−Ｔは第１図の如く第１および第
２の領域（３）　、　（４）に配置きれているので、相
互干渉を生じる第１および第２の電子回路ブロックを対
角線状に配置できる。そして対角線状に配置することで
前記第１および第２の電子回路ブロックを一番大きく離
間できるので、基板メーク電流や不要輻射は到達しにく
くなり、干渉を防止することができる。

（へ）実施例 先ず第１図を参照して本発明の実施例を詳述する。本実
施例では、半導体チップ（１）上面を二点鎖線で示す分
割領域（２）を用いて実質的に同一形状で、第１および
第２の領域（３）　、　（４）に２等分し、夫々の領域
（３）　、　（４）は、Ａ−Ｊ、に−Ｔのマットに分割
されている。夫々のマット間には電源ラインとグランド
ラインを隣接して並列に延在させた区画ラインク５）で
区分されている。

区画ライン（５）を形成する電源ラインおよびグランド
ラインの配列は各マットＡ−Ｊ、に−Ｔの左側に実線で
示す電源ラインを設け、右側に一点鎖線で示すグランド
ラインが設けられる。従って第１および第２の領域（３
）　、　（４）の両端の区画ラインのみが電源ラインま
たはグランドラインの一方で形成され、中間の区画ライ
ンは両方で構成されている。各マットＡ−Ｊ、に−Ｔに
隣接する電源ラインおよびグランドラインは、夫々のマ
ットに集積され、回路ブロックへの電源供給を行ってい
る。

また各区画ライン（５）の電源ラインとグランドライン
は、三点鎖線で示す第３の電源ライン（６）と第２の電
源ライン（７）、第３のグランドライン（８）と第２の
グランドライン（９）に夫々対向して櫛歯状に接続され
、この第３および第２の電源ライン（６）　、　（７）
、第２のグランドライン（９）と第３のグランドライン
（８）は、ペレットの周辺に設けられたパッドの中の電
源パッドおよびグランドパッドであるＶｃｃ＋　、　Ｖ
ｃｃｘ　、　ＧＮＤｌ、　ＧＮＤ２に導かれている。

後で明らかとなるが、マットに〜マット間の電源および
グランドパッドは別に設けられ、各電源ライン、グラン
ドライン、第２および第３の電源ライン（７）　、　（
６）および第２および第３のグランドライン（９）、（
８）は、原則的には２層配線の内の１層配線で実現され
ている。

上述した区画ライン（５）で区分される各マットＡ−Ｔ
は、実質的に同一の大きさの形状に形成され、具体的に
は幅をＮＰＮ　トランジスタ６個が並べられるように設
定され、長さは、設計上容易な一定の素子数、例えば約
１００素子がレイアウトできるように設定きれている。

このマットの大きさについては、ＩＣ化する電子回路ブ
ロックにより、設計し易い素子数に応じて任意に選択で
きる。

マット内に集積される回路素子は、トランジスタ、ダイ
オード、抵抗およびコンデンサにより構成され、通常の
ＰＮ分離によって分離され、各素子の結線は、２層配線
の１層目の電極層によって接続きれ、例外的に２層目の
電極でクロスオーバーされている。

次に第２図Ａおよび第２図Ｂを参照して、マット内に集
積される回路素子と区画ライン（５）について具体的に
説明する。

第２図ＡはマットＢ付近の拡大上面図である。

左の一点鎖線で示した区画ライン（１０）は、マットＡ
とマットＢの間に設けられる区画ライン（５）であり、
右の一点鎖線で示した区画ライン（１１）は、マットＢ
とマットＣの間に設けられる区画ライン（５）である。

そしてこの区画ライン（１０）　、　（１１）の間には
、点線で示したトランジスタ（１２）、ダイオード（１
３）、抵抗（１４）およびコンデンサ（１５）が集積さ
れている。図面ではこれらの素子が粗になっているが、
実際は高密度に集積されている。またマット内の素子間
の配線は、−点鎖線で示す第１層目の電極層（１６）で
実質的に形成され、マットＡとマットＢおよびマットＢ
とマットＣのマット間の配線、例えば信号ラインやフィ
ードバックラインが実線で示す第２層目の電極層（１７
）で形成されている。そしてこれらの第１層目および第
２層目の電極層＜１６＞　、　（１７）はＸ印で示した
コンタクト領域で接続されている。

第２図Ｂは第２図ＡにおけるＡ−Ａ’線の断面図である
。Ｐ型の半導体基板（１８〉上にＮ型のエピタキシャル
層（１９）が積層されており、このエピタキシャル層（
１９）表面より前記半導体基板（１８）に到達するＰ＋
型の分離領域（２０）が形成され、多数のアイランド領
域が形成されている。このアイランド領域（２１）内に
はＮＰＮ　トランジスタ（１２）、ダイオード〈１３）
、抵抗（１４）およびコンデンサ（１５）等が作られて
おり、ＮＰＮトランジスタ（１２）のコレクタ領域（２
２）と前記半導体基板（１８）との間にはＮ＋型の埋込
み領域（２３）が形成されている。前記エピタキシャル
層（１９）の表面には例えばＣＶＤ法によりシリコン酸
化膜（２４）が形成され、このシリコン酸化膜（２４）
上には、第１層目の電極層（１６）が形成されている。

またこの第１層目の電極層（１６）を覆うように、例え
ばＰＩＸ等の絶縁膜（２５）が形成され、この絶縁膜（
２５）上に第２層目の電極層（１７）が形成されている
。また電源ライン（１８）およびグランドライン（１９
）は、前記分離領域（２０）上に設けられ、グランドラ
イン（１９）はこの分離領域（２０）とオーミックコン
タクトしており、基板電位の安定化をはかっている。

更に具体的には、第１の領域（３）にはＡＮＪの１０個
のマットを形成し、第２の領域（４）にはに〜Ｔの１０
個のマットを形成し、マットを約１００素子集積できる
実質的に同一スペースにし、各マット間は区画ライン（
５）で区分している。

斯上した２０個のマット内には第３図に示すＡＭ／ＦＭ
ステレオチューナー用１チップＩＣが形成される。第３
図はこの電子ブロック回路を説明するブロック図であり
、ＦＭフロントエンドブロック（２６〉、ＦＭ−Ｉ　Ｆ
ブロック（２７）、ノイズキャンセラーブロック（２８
）、マルチプレックスデコーダーブロック（２９）、Ａ
Ｍチューナーブロック（３０）の計５つの電子回路ブロ
ックから構成されている。各回路ブロックは周知のもの
であるが、その機能を簡単に説明する。

先ずＦＭフロントエンドブロック（２６）はＦＭ放送の
選局部分であり、数十ＭＨｚ〜数百ＭＨｚ（７）　Ｆ　
Ｍ放送信号を受信し、１０．７ＭＨｚの中間周波信号に
周波数変換するものであり、素子数としては約２５０個
を有するのでに−Ｍのマットに集積されている。次にＦ
Ｍ−ＩＦブロック（２７）は、この中間周波信号を増幅
し、その後検波しオーディオ信号を得るものであり、素
子数としては約４３０個を有するのでＥ−Ｉのマットに
集積されている。続いてノイズキルンセラーブロック（
２８）は、イグニッションノイズ等のパルスノイズを除
去するもので、約２７０個の素子を有するのでＮ−Ｐの
マットに集積されている。更にマルチプレックスデコー
ダーブロック（２９）は、ステレオ信号をステレオ復調
するブロックであり、約３９０個の素子を有するためＱ
−Ｔのマットに集積されている。最後に、ＡＭチューナ
ーブロック（３０）は、ＡＭ放送の選局部分であり、ア
ンテナ受信したＡＭ放送信号を中間周波数（４５０ＫＨ
ｚ）に変換し、検波してオーディオ出力を得るものであ
り、約３５０個の素子を有するのでＡ−Ｄのマットで集
積きれる。

更には第４図Ａ１第４図Ｂおよび第４図Ｃに、夫々ＡＭ
チューナーブロック（３０）、フロントエンドブロック
（２６）とＦＭ−ＩＦブロック（２７）およびマルチプ
レックスデコーダーブロック（２９）を更にブロック化
した図を示す。

先ず第４図ＡのＡＭチューナーブロック（３０）内の局
部発振回路（ＯＳ　Ｃ）　（３１）がマットＡに、混合
回路（Ｍ　Ｉ　Ｘ　）　（３２）がマットＢに、自動利
得制御回路（Ａ　Ｇ　Ｃ）　（３３）、高周波増幅回路
（ＲＦ）（３４）および中間周波増幅回路（ＩＦ）（３
５）がマットＣに、検波回路（Ｄ　Ｅ　Ｔ　）　（３６
）がマットＤに実質的に集積され、第１図の如く電源パ
ッド■。ｏｌよりたこ足状に４本延在された三点鎖線で
示す第３の電源ライン（３７）　、　（３８）　、　（
３９）　、　（４０）を介し、Ａ〜Ｄのマットの第１の
電源ライン（４１）にＶ。０を供給している。またグラ
ンドバッドＧＮＤ　１はマットＭとマットＮの間に設け
られたたこ足状の３本の第１の隔離電極（４２）を介し
て一端分割領域（２）上の三点鎖線で示す第２のグラン
ドライン（４３）　、　（４４）　、　（４５）　、　
（４６）に接続され、夫々の第２のグランドライン（４
３）　、　（４４）　、　（４５）　、　（４６）はＡ
−Ｄのマットの第１のグランドライン（４７）に接続さ
れている。

次に第４図Ｂの高周波増幅回路（４８）、混合回路（４
９）および局部発振回路（５０）で構成されるフロント
エンドブロック（２６〉は、数μＶと極めて小さいレベ
ルの信号を扱うため、他の回路ブロック特にＦＭ−Ｉ　
Ｆブロック〈２７）からの干渉を嫌い、またこのブロッ
ク内にある局部発振回路（５０）がそれ自身発振し、不
要輻射を発生させる。そのため特にＦＭ−Ｉ　Ｆブロッ
ク（２７）と離間させ、ＯＳＣブロックが一番干渉を嫌
うため別の電源■。ＣＳ　＋　Ｖ　ＣＣ４＋ＧＮＤ３　
、　ＧＮＤ４を用いている。

すなわちＦＭ−Ｉ　Ｆブロック（２７）と対角線状にあ
るに−Ｍのマットに集積され、一番コーナとなるマツＩ
−Ｋに局部発振回路（５０）を集積し、その両側には別
のパッドＶｃｃ４およびＧＮＤ４を通して第１の電源ラ
イン＜５１）およびグランドライン＜５２）が設けであ
る。また他のり、Ｍのマットは、ｖｃｃｓおよびＧＮＤ
３を通して、夫々の第１の電源ラインおよびグランドラ
イン（５３）　、　（５４）が設けである。

−ｊ５、中間周波増幅回路（５５）、検波回路（５６）
およびＳメータ（５７）等で構成されるＦＭ−Ｉ　Ｆブ
ロック（２７）は、Ｅ−Ｉのマットに集積され、検波回
路（５６）がマットＩに、Ｓメータ（５７）等がマット
Ｇに、更には中間周波増幅回路（５５〉中のリミッタ回
路およびミュート回路等が、Ｅ、ＦとＧのマツトに実質
的に集積されている。

ここでは利得が８０〜１００ｄＢと極めて高いリミッタ
回路と信号レベルの大きい検波回路（５６）、前記リミ
ッタ回路と信号レベルの大きいＳメータ（５７）は帰還
による発振を生じ、検波回路（５６）とＳメータク５７
）は相互干渉による特性悪化が生じるため、マットＥ、
Ｆ、Ｇの第１の電源ライン（５８）は、１本の三点鎖線
で示す第３の電源ライン（３９）に、マットＨ，Ｉの第
１の電源ライン（５９）は、１本の第３の電源ライン（
３８）に接続されている。またマットＪはユーザからの
オプション回路を集積されるものであり、この第１の電
源ライン（６０）も１本の第３の電源ライン（３７）に
接続されている。

またＥ−Ｊのマットにある一点鎖線で示す第１のグラン
ドラインは、グランドバッドＧＮＤ　１からたこ足状に
延在されて一端接続された第２のグランドライン（４３
）　、　（４４）　、　（４５）　、　（４６）と、前
述と同様に接続されている。

続いて、第４図Ｃのマルチプレックスデコーダーブロッ
ク（２９）の直流増幅回路り６１）、デコーダ回路（６
２）、ランプドライバー回路（６３）がマットＱとマッ
トＲに、また位相比較回路（６４）、ローパスフィルタ
回路（６５）、電圧制御発振器（６６）および分周回路
（６７〉等がマットＳとマットＴに実質的に集積されて
いる。また電源パッド■。。、よりたこ足状に３本延在
された第２の隔離電極（６８）　、　（６９）　、　（
７０）は、ＡＭチューナーブロック（３０）とＦＭ−Ｉ
　Ｆブロック（２７〉との間を通り、分割領域（２）上
の第２の電源ライン（７１）　、　（７２）　、　（７
３）へ一端接続される。そして１本がマットＱとＲへ、
１本がマットＳとＴへ、更に１木がノイズキャンセラー
ブロック＜２８）となるＮ−Ｐのマットへ伸びている。

一方、グランドパッドＧＮＤ２はたこ足状に３本の第３
のグランドライン（７４）　、　（７５）　、　（７６
）に接続され、前述と同様に、Ｎ−Ｐのマット、Ｑ、Ｈ
のマット、Ｓ、Ｔのマットへ伸びている。

以上説明した如く、第１の電源ラインと第１のグランド
ラインで構成きれる区画ライン（５）によってＡ−Ｊ、
に−Ｔのマットが区分きれている。またこの第１の電源
ラインと第１のグランドラインが実質的に櫛歯状に形成
されているため、マット間のスペースや周辺のスペース
を有効に活用でき、チップ（１）周辺のバッドＶｃｃ＋
　、　ＧＮＤＩ　、　ＧＮＤ２を最短距離でつなぐこと
ができる。

次にＦＭフロントエンド（２６）とＦＭ−Ｉ　Ｆブロッ
ク（２７）の干渉対策について述べる。従来では個別Ｉ
Ｃを夫々使っていたためセット基板上の問題であったが
、今回は１チツプ化のために更にこの干渉が問題となっ
たが次の対策により解決している。

先ず前述した如く、ＦＭフロントエンドブロック（２６
）は、数μ■と極めて小さいレベルの信号を扱うため、
他の回路ブロック特にＦＭ−ＩＦブロック（２７）から
の干渉を嫌い、またこのブロック内に構成される局部発
振回路（５０）がそれ自身発振し、不要輻射を発生させ
るため、他のブロックと離間したり別の電源を設けたり
する必要がある。

これ等の理由により、先ずＦＭフロントエンドブロック
とＦＭ−ＩＦブロックを第１図のように対角線上に設け
、またこのブロックの中の局部発振回路をマットＫに集
積させ離間させた。次にＡＭチューナーブロック（３０
）とＦＭ−Ｉ　Ｆブロック（２７）、ＦＭフロントエン
ドブロック（２６）とノイズキャンセラーブロック（２
８）との間、すなわちマットＤとマットＥ１マットＭと
マットＮの区画ライン幅を広く取ることでＦＭフロント
エンドブロック（２６）を他のブロック特にＦＭ−Ｉ　
Ｆブロック（２７）から遠ざけている。またマットＤと
マットＥおよびマットＭとマットＮとの間に、電源パッ
ドＶＣＣＱより第２の領域（４）へ延在される第２の隔
離電極（６８）、　（６９）、　（７０）とグランドパ
ッドＧＮＤＩより第１の領域（３）へ延在される第１の
隔離電極（４２）とを設け、更に分割領域（２）上に第
２の電源ライン（７１）　、　（７２）　、　（７３）
と第２のグランドライン（４３）　。

（４４）　、　（４５）　、　（４６）を設けている。

従ってＦＭフロントエンドブロック（２６）は、隣接す
るＦＭ−Ｉ　Ｆブロック（２７）、ＡＭチューナーブロ
ック（３０）およびノイズキャンセラーブロック（２８
）と分離され、特に電源ライン（６８）　、　（６９）
　、　（７０）は不要輻射を肪止し、第１の隔離電極（
４２〉および第２のグランドライン（４３）、　（４４
）、　（４５）、　（４６）の少なくとも１木は、分離
領域（２０）とコンタクトしているので基板電流を吸い
出すことができ干渉を防止している。

以上の構成を第５図に示した。−点鎖線で示すものが第
１層目に形成されるものであり、実線で示すものが第２
層目に形成される。そしてＸ印で示すものがスルーホー
ルである。

またこのＦＭフロントエンドブロック（２６）の中の局
部発振回路（５０）は、干渉を嫌うので、電源バッドＶ
。。、とグランドパッドＧＮＤ４を別に設け、外の回路
は電源バッドｖｃｏｓとグランドパッドＧＮＤ３で供給
されている。

そして分割領域（２）を活用し、半導体チップ（１）の
左側より右側まで複数本のダミーアイランドを設け、ま
た第１および第２の隔離電極の下層にも、この占有領域
を活用して複数本のダミーアイランドを設けている。し
かもこの第１および第２の隔離電極下に夫々設けられる
ダミーアイランドの少なくとも１本は、分割領域下のダ
ミーアイランドと一体となっており、このダミーアイラ
ンドは、グランド電位で与えられる半導体基板（１８）
と接続したＰ＋型の分離領域で囲まれたＮ型のエピタキ
シヤル層より成るので、各々のダミーアイランドは電気
的に他とは独立する。

しかもＰ＋型の分離領域とＮ型のダミーアイランドが形
成するＰＮ接合による障壁が形成されるので、リーク電
流に対する抵抗が増大でき、マットＡ−Ｄ、マットＥ−
Ｊ、マットに−ＭおよびマットＮ−Ｔの結合を粗にでき
る。

更にはＦＭ−Ｉ　Ｆブロック（２７）は、ＦＭ信号のＡ
Ｍ部を除去するためのリミッタ回路を有し、この回路は
マットＥとマットＦで集積されている。

このリミッタ回路に有るＭＯ８型コンデンサ（７７）は
基板へリークを生じ、このリーク電流がＦＭフロントエ
ンドへ流れ誤動作を起こす。これはコンデンサ（７７）
の下層に形成される接合コンデンサによるもので、Ｎ型
のアイランドとＰ型の分離領域、Ｎ型のアイランドとＰ
型の基板で形成されここに蓄積されたものがリークして
ゆくのである。

そのためコンデンサ（７７）をマットＥに一括し、この
マットＥの左側辺の区画ライン（５〉の第１のグランド
ライン（７５）で集中的に吸い出している。更にほこの
第１のグランドライン（７５）は、ＦＭ−ＩＦブロック
（２７）、マルチプレックスデコーダーブロック（２９
）およびノイズキャンセラーブロック（２８）の外周辺
に延在されて、これらから生じるリーク電流も吸い出し
ている。もちろんリーク電流を吸い出すために、第１の
グランドライン（７５）は分離領域とコンタクトしてい
る。また配線の都合上第３の電源ライン（３７）　、　
（３８）　、　＜３９）　、　（４０）、分割領域（２
）上の第２の電源ライン（７１）　、　（７２）　、　
（７３）および第２のグランドライン（４３）　、　（
４４）　、　（４５）　。

（４６）等は、黒丸で示したスルーホールを介して、点
線で示す２層目の電極層を介してクロスオーバーしてい
る。特にＡＭチューナーブロック（３０）は外のブロッ
ク回路と同時に動作しないので、ＡＭチューナーブロッ
ク（３０）とＦＭ−Ｉ　Ｆブロック（２７〉を１つのパ
ッドｖｃｃｔを共用しており、このためクロスオーバー
している。またグランドバッドＧＮＤＩも同様である。

本発明は、例えばＡＭチューナーブロック（３ｏ）が不
要であれば、Ａ−Ｄのマットに、マルチプレックスデコ
ーダーブロック（２９）となる４つのマットをそのまま
集積化し、余ったマットＱとマットＲに例えばマットＩ
とＪを集積化する。

従ってＩ、Ｊ、Ｓ、Ｔのマットが余分となるので、この
マットを削除すればマットの配置が四角形のチップ内に
整然と収納することができる。ここではマット内の１層
目の配線はそのまま使い、マット間の配線およびブロッ
ク間の配線のみを考えれば良い。

またＦＭ−Ｉ　Ｆブロック（２７）の一部改良の際は、
例えば改良部となるマットＦのみを取り出して改良すれ
ば良く、他のマットＥ、Ｇ、Ｈはそのままイ吏うことが
できる。またユーザのオプションとなる別のブロックを
追加する時は、全部のマットはそのまま使い、このブロ
ックに必要な数だけマットを追加すれば良いし、またこ
こではマットＪをこのオプション用マットとしている。

つまり同一寸法のマットをマトリックス状に形成しであ
るため、入替え、追加、および削除が非常に容易となる
。

（ト）発明の効果 以上の説明からも明らかな如く、第１に、区画ライン（
りで半導体チップ（１）上面を実質的に同一サイズの多
数のマットに分割し、複数の機能の異なる電子回路ブロ
ックを整数個のマットに収容すると、電子回路ブロック
毎に並行して設計ができ、設計期間を大幅に短縮できる
。また電子回路ブロックを一定の素子数で分割し、マッ
ト毎の設計が行えるので、マット毎の並行設計もできる
。

また削除、追加および修正等の回路変更も電子回路ブロ
ック毎またはブロック毎に設計できるので、ブロック毎
またはマット毎の変更のみで足り、ＩＣ全体の設計変更
が不要となる。更にはマットを基本ブロックとしてセル
化できるので、一端設計を終了すれば、この後の回路変
更の際、変更するマットのみの修正だけで、他のマット
はそのまま使え信頼性が非常に高くなる。

しかも前記複数の機能の異なる電子回路プロッりの中で
相互干渉を起こす第１および第２の電子回路ブロック（
実施例に於いてはＦＭ−ＩＦブロックおよびＦＭフロン
トエンドブロック）を対角線状に設けることで、前記第
１および第２の電子回路ブロックを一番離間できる。従
って相互干渉の原因となるリーク電流や不要輻射等が一
方の電子回路ブロックに侵入するのを防止できる。

しかも第１の領域＜３）上のブロック間に、電源パッド
■。。、から分割領域（２）へ延在される電極（６ｇ＞
　、　（６９）　、　（７０）を設け、第２の領域（４
）上のブロック間に、グランドパッドＧＮＤＩから分割
領域（２）へ延在される電極（４２）を設けることによ
り、更に前記電子回路ブロックを離間できこの電極の両
側に設けられたブロック相互の干渉を阻止できる。

またマットＤとマツトド１マツトＭとマットＮとの間の
幅の広い区画ラインは、その上に電極（４２）　、　（
６８）　、　（６９）　、　（７０）を延在できるため
チップ（１）を有効に活用できる。

第２に、前記第１および第２の電子回路を、ＦＭ−Ｉ　
ＦブロックおよびＦＭフロントエンドブロックを対角線
状に設けることで、相互干渉を防止でき、ＡＭ／ＦＭス
テレオチューナー回路を１チツプ化するための対策の１
つとすることができる。

第３に、分割領域（２）上に第２の電源ライン（７１）
　、　（７２）　、　（７３）および第２のグランドラ
イン（４３）　、　（４４）　、　（４５）　、　（４
６）を設けることで、第１の領域（３）上にあるマット
と第２の領域（４）上にあるマットとの干渉を阻止する
ことができる。

第４に、第２の電源ライン（７１）　、　（７２）　、
　（７３）と第２のグランドライン（４３）　、　（４
４）　、　（４５）　、　（４６）を実質的に第１層目
に設け、他の第１層目の電極と交差する領域を第２層目
に設けることで、第１の領域（３）と第２の領域（４）
のマット間の配線を可能とし、分割領域（２）を有効に
活用できる。

第５に、回路ブロックは、少なくともトランジスタ、ダ
イオード、抵抗およびコンデンサ等の多種の形状の異な
る回路素子で構成されているが、マットを一定の集積し
易いサイズに統一したことで、マット内への素子の配置
を実施するだけで、全体のレイアウトは無用となる様に
設けられるため設計が容易となる。

第６に、第３の電源ライン（３７＞　、　（３８）　、
　（３９）　。

（４０）と第１の領域（３）の第１の電源ラインを櫛歯
状に配列し、第３のグランドライン（７４）　、　（７
５）　。

（７６）と第２の領域（４）の第２の電源ラインを櫛歯
状に配列することにより、半導体チップ（１）に設けた
電源パッドＶ。ＣＩおよびグランドパッドＧＮＤ２を最
短距離でつなぐことができる。

第７に、第１の隔離領域＜４２）はＦＭフロントエンド
ブロック（２６）とノイズキャンセラーブロック（２８
）の間に対応するマットＭとマットＮとの間に設けられ
、第２の隔離電極（６８）　、　（６９）　、　（７０
）は、ＦＭ−Ｉ　Ｆブロック（２７）とＡＭチューナー
ブロック（３０）の間に対応するマットＤとマットＥの
間に設けている。そのためＦＭフロントエンドブロック
とＦＭ−Ｉ　Ｆブロックとの離間距離を大きくすること
ができ、このブロック間の相互干渉を防止できる。

Ｂ 第８に、分割領域、第１および第２の隔離電極に対応す
る半導体基板内に、ダミーアイランドを設けることで、
この領域を有効に活用でき、しかもこのダミーアイラン
ドで形成するＰＮ接合の障壁により、マットＡ−Ｄ、マ
ットＥ−Ｊ、マットに−Ｍ、マットＮ−Ｔの結合を粗に
できるため、相互干渉を更に防止できる。

第９に、分割領域（２）上の第２のグランドライン（４
３）　、　（４４）　、　（４５）　、　（４６＞およ
び第１の隔離電極（４２）はＧＮＤｌと接続し、この第
２のグランドラインの少なくとも１本と第１の隔離領域
（４２）の少なくとも１本を、ダミーアイランドを囲む
分離領域とオーミックコンタクトしているので、イ列え
ばマットＥ〜マットＪよりマットに〜マット間へ流れる
リーク電流を吸い出すことができるので、電子回路ブロ
ック間の相互干渉を防止することができる。

第１０に、ＦＭフロントエンドブロックを構成する局部
発振回路をＦＭ−ＩＦブロックと一番遠いマットに形成
することで、この局部発振回路と他の電子回路ブロック
との相互干渉を防止することができる。

【図面の簡単な説明】

第１図は本発明の半導体集積回路の実施例を示す上面図
、第２図Ａは本発明の半導体集積回路のマット領域を示
す上面図、第２図Ｂは第２図ＡにおけるＡ−Ａ’線の断
面図、第３図は本発明の半導体集積回路に組み込まれる
電子回路ブロック図、第４図ＡはＡＭチューナーブロッ
クを説明する図、第４図ＢはＦＭフロントエンドブロッ
クとＦＭ−Ｉ　Ｆブロックを説明する図、第４図Ｃはマ
ルチプレックスデコーダーブロックを説明する図、第５
図は、第１図の電極パターンを説明する図、第６図は従
来の半導体集積回路の上面図、第７図は第６図における
ブロックｂとブロックＣの間の断面図である。 （１）・・・半導体チップ、　（２）・・・分割領域、
　（３）・・・第１の領域、　（４）・・・第２の領域
、　（５）・・・区画（９）・・・第２のグランドライ
ン。

Claims (10)

【特許請求の範囲】
1. （１）半導体チップの中央に、この半導体チップを第１
   および第２の領域に実質的に分割する分割領域と、前記
   分割領域と直交しその両側に第１の電源ラインと第１の
   グランドラインを一組として隣接し延在した区画ライン
   を複数本同一方向に配列して、前記第１および第２の領
   域を実質的に同一サイズの複数個の領域に分割して形成
   したマットと、前記半導体チップの整数個のマットに組
   み込まれる複数の機能の異なる電子回路ブロックより構
   成された電子回路とを備え、前記複数の電子回路ブロッ
   クの中で相互干渉を生ずる第１および第２の電子回路ブ
   ロックを対角線状に配置することを特徴とした半導体集
   積回路。
2. （２）電子回路は、ＡＭ／ＦＭステレオチューナー回路
   であり、第１および第２の電子回路ブロックは、ＦＭ−
   ＩＦブロックおよびＦＭフロントエンドブロックである
   請求項第１項記載の半導体集積回路。
3. （３）分割領域上に形成された第２の電源ラインおよび
   第２のグランドラインに、各々の前記区画ラインの第１
   の電源ラインおよび第１のグランドラインが接続される
   請求項第１項記載の半導体集積回路。
4. （４）第２の電源ラインと第２のグランドラインは、２
   層配線より成る請求項第３項記載の半導体集積回路。
5. （５）電子回路ブロックは、少なくともバイポーラトラ
   ンジスタ、ダイオード、抵抗およびコンデンサより構成
   される請求項第１項記載の半導体集積回路。
6. （６）第２の領域の第１の電源ラインは、第２の電源ラ
   インと櫛歯状に配列されて形成され、第２の電源ライン
   と対向する第１の領域の側辺に形成された第３の電源ラ
   インは、第１の領域の第１の電源ラインと櫛歯状に配列
   されて形成され、第１の領域の第１のグランドラインは
   、第２のグランドラインと櫛歯状に配列されて形成され
   、第２のグランドラインと対向する第２の領域の側辺に
   形成された第３のグランドラインは、第２の領域の第１
   のグランドラインと櫛歯状に配列されて形成される請求
   項第３項記載の半導体集積回路。
7. （７）第２の電源ラインは、第３の電源ラインの近傍に
   形成された電源パッドより、第１の領域に設けられるＦ
   Ｍ−ＩＦブロックまたはＦＭフロントエンドブロックの
   一方の電子回路ブロックとこの２つの電子回路ブロック
   以外の電子回路ブロックとの間に形成した第１の隔離電
   極を介して接続され、第２のグランドラインは、第３の
   グランドラインの近傍に形成されたグランドパッドより
   、第２の領域に設けられるＦＭ−ＩＦブロックまたはＦ
   Ｍプロットエンドブロックの他方の電子回路ブロックと
   この２つの電子回路ブロック以外の電子回路ブロックと
   の間に形成した第２の隔離電極を介して接続される請求
   項第６項記載の半導体集積回路。
8. （８）分割領域、第１および第２の隔離電極に対応する
   半導体基板内に、分離領域で囲まれて形成されたダミー
   アイランドを少なくとも１本設けた請求項第７項記載の
   半導体集積回路。
9. （９）分割領域上の第２のグランドラインおよび第１の
   隔離電極の少なくとも１本は、ダミーアイランドを形成
   する分離領域とオーミックコンタクトする請求項第８項
   記載の半導体集積回路。
10. （１０）ＦＭフロントエンドブロックを構成する局部発
    振回路は、ＦＭ−ＩＦブロックと一番遠い前記ＦＭフロ
    ントエンドブロックのコーナとなるマットに形成される
    請求項第７項記載の半導体集積回路。