JPH0628285B2

JPH0628285B2 - リニア半導体集積回路

Info

Publication number: JPH0628285B2
Application number: JP63173004A
Authority: JP
Inventors: 和男冨塚; 栄菅山
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1988-07-12
Filing date: 1988-07-12
Publication date: 1994-04-13
Anticipated expiration: 2009-04-13
Also published as: JPH0223660A

Description

【発明の詳細な説明】 (イ)産業上の利用分野本発明は、半導体集積回路に関し、特にカスタムＩＣの
要求に答えられる様に、機種展開の容易なパターン・レ
イアウトに関するものであり、更には電子回路ブロック
間の相互作用を防止したものである。

(ロ)従来の技術一般に、特開昭５９−８４５４２号公報（Ｈ０１Ｌ 21/
76）の如く、複数個の回路ブロックを同一の半導体基板
上に形成する半導体集積回路技術は、第６図の構成とな
っている。

第６図は、半導体チップ(101)の概略平面図であり、ａ
乃至ｆは回路ブロックを示す。これらの回路ブロック
は、夫々取り扱う周波数および信号レベルが異なり、機
能も夫々異なる。

この回路ブロックは、第７図の如くP^-型の半導体基板(1
02)上のＮ型の領域(103)に形成され、各回路ブロック
は、その周辺に隣接する高濃度のP⁺型の領域(104)によ
って区画されている。ここではブロックｂとブロックｃ
で示してある。

この区画用のP⁺型の領域(104)は、その一端をP^-型の半
導体基板(102)に接するとともに、他端は半導体表面の
酸化膜(105)を通してグランドライン(106)にオーミック
接続される。

グランドライン(106)は、各ブロックから集積回路の中
央部にまとめ、左端にあるグランドボンディングパッド
GNDに延在されている。

次に各ブロック回路の電源ライン(V_CC)は、第６図に示
すように、集積回路の外周部にまとめ、夫々個別に電源
ボンディングパッドに接続される。

以上の構成により、回路ブロック回りのP⁺型の分離領域
(104)は、グランドライン(106)とオーミックコンタクト
しているので、基板のリーク電流を吸い出し干渉を防止
していた。

(ハ)発明が解決しようとする課題前述の構成に於いて、極めて小さい信号の回路ブロック
は、他の回路ブロックより干渉を受け易く、また局部発
振回路等が含まれているとそれ自身発振して、不要輻射
を生じたりする。

従って前記グランドライン(106)で、分離領域(104)を介
してリーク電流を吸い出しても、干渉を完全に除去する
ことは非常に難しい。

一方、回路ブロックａ乃至ｆのサイズが異なるので、こ
の回路ブロック全てを効率良く、半導体チップ(101)内
に収めるためには、各回路ブロックの大きさが相互的に
働いてしまい、同一チップ内への集積を難しくしている
問題があった。

また回路ブロックａを削除し、例えば特性を改良した別
の回路ブロックａ′を入れたり、第６図の回路ブロック
構成に、更に別の機能を有する回路ブロックｇを追加し
ようとした場合、各ブロックの大きさが異なるので全て
のパターンを作り直す必要があった。

従って近年、製品の寿命が非常に短かくなって来ている
中で、ユーザの希望する独自回路を、あるチップ内に組
み込もうとすると、ユーザは短納期を希望するにもかか
わらず、回路パターンを作り直すために非常に長い納期
を必要としなければならない問題を有していた。

(ニ)課題を解決するための手段本発明は、斯る課題に鑑みてなされ、分割ライン(2)と
直行して延在した区画ライン(5)で、半導体チップ(1)の
第１および第２の領域(3)，(4)上面を実質的に同一のサ
イズの多数マットに分割し、複数の機能の異なる電子回
路ブロックを１つ以上の整数個のマット内に収容し、前
記複数の電子回路ブロックの中で相互干渉を生じる第１
および第２の電子回路ブロックを対角線状に配置するこ
とで解決するものである。

(ホ)作用本発明に依れば、区画ライン(5)で半導体チップ(1)上面
を実質的に同一サイズの多数のマットに分割し、複数の
機能の異なる電子回路ブロックを整数個のマット内に収
容することにより、電子回路ブロック毎の設計を行え且
つ電子回路ブロックを一定の素子数で分割しマット毎の
設計が行える様になる。従って電子回路ブロック毎に分
割して並行設計が可能であり、設計期間の大幅短縮を図
れる。また回路変更も電子回路ブロック毎に且つマット
毎に行えるので、ＩＣ全体を設計変更は不要となる。

しかも、このマットＡ〜Ｔは第１図の如く第１および第
２の領域(3)，(4)に配置されているので、相互干渉を生
じる第１および第２の電子回路ブロックを対角線状に配
置できる。そして対角線状に配置することで前記第１お
よび第２の電子回路ブロックを一番大きく離間できるの
で、基板リーク電流や不要輻射は到達しにくくなり、干
渉を防止することができる。

(ヘ)実施例先ず第１図を参照して本発明の実施例を詳述する。本実
施例では、半導体チップ(1)上面を二点鎖線で示す分割
領域(2)を用いて実質的に同一形状で、第１および第２
の領域(3)，(4)に２等分し、夫々の領域(3)，(4)は、Ａ
〜Ｊ，Ｋ〜Ｔのマットに分割されている。夫々のマット
間には電源ラインとグランドラインを隣接して並列に延
在させた区画ライン(5)で区分されている。

区画ライン(5)を形成する電源ラインおよびグランドラ
インの配列は各マットＡ〜Ｊ，Ｋ〜Ｔの左側に実線で示
す電源ラインを設け、右側に一点鎖線で示すグランドラ
インが設けられる。従って第１および第２の領域(3)，
(4)の両端の区画ラインのみが電源ラインまたはグラン
ドラインの一方で形成され、中間の区画ラインは両方で
構成されている。各マットＡ〜Ｊ，Ｋ〜Ｔに隣接する電
源ラインおよびグランドラインは、夫々のマットに集積
され、回路ブロックへの電源供給を行っている。

また各区画ライン(5)の電源ラインとグランドライン
は、三点鎖線で示す第３の電源ライン(6)と第２の電源
ライン(7)、第３のグランドライン(8)と第２のグランド
ライン(9)に夫々対向して櫛歯状に接続され、この第３
および第２の電源ライン(6)，(7)、第２のグランドライ
ン(9)と第３のグランドライン(8)は、ペレットの周辺に
設けられたパッドの中の電源パッドおよびグランドパッ
ドであるV_CC1，V_CC2，GND1，GND2に導かれている。

後で明らかとなるが、マットＫ〜マットＭの電源および
グランドパッドは別に設けられ、各電源ライン、グラン
ドライン、第２および第３の電源ライン(7)，(6)および
第２および第３のグランドライン(9)，(8)は、原則的に
は２層配線の内の１層配線で実現されている。

上述した区画ライン(5)で区分される各マットＡ〜Ｔ
は、実質的に同一の大きさの形状に形成され、具体的に
は幅をＮＰＮトランジスタ６個が並べられるように設定
され、長さは、設計上容易な一定の素子数、例えば約１
００素子がレイアウトできるように設定されている。こ
のマットの大きさについては、ＩＣ化する電子回路ブロ
ックにより、設計し易い素子数に応じて任意に選択でき
る。

マット内に集積される回路素子は、トランジスタ、ダイ
オード、抵抗およびコンデンサにより構成され、通常の
ＰＮ分離によって分離され、各素子の結線は、２層配線
の１層目の電極層によって接続され、例外的に２層目の
電極でクロスオーバーされている。

次に第２図Ａおよび第２図Ｂを参照して、マット内に集
積される回路素子と区画ライン(5)について具体的に説
明する。

第２図ＡはマットＢ付近の拡大上面図である。左の一点
鎖線で示した区画ライン(10)は、マットＡとマットＢの
間に設けられる区画ライン(5)であり、右の一点鎖線で
示した区画ライン(11)は、マットＢとマットＣの間に設
けられる区画ライン(5)である。そしてこの区画ライン
(10)，(11)の間には、点線で示したトランジスタ(12)、
ダイオード(13)、抵抗(14)およびコンデンサ(15)が集積
されている。図面ではこれらの素子が粗になっている
が、実際は高密度に集積されている。またマット内の素
子間の配線は、一点鎖線で示す第１層目の電極層(16)で
実質的に形成され、マットＡとマットＢおよびマットＢ
とマットＣのマット間の配線、例えば信号ラインやフィ
ードバックラインが実線で示す第２層目の電極層(17)で
形成されている。そしてこれらの第１層目および第２層
目の電極層(16)，(17)は×印で示したコンタクト領域で
接続されている。

第２図Ｂは第２図ＡにおけるＡ−Ａ′線の断面図であ
る。Ｐ型の半導体基板(18)上にＮ型のエピタキシャル層
(19)が積層されており、このエピタキシャル層(19)表面
より前記半導体基板(18)に到達するP⁺型の分離領域(20)
が形成され、多数のアイランド領域が形成されている。
このアイランド領域(21)内にはＮＰＮトランジスタ(1
2)、ダイオード(13)、抵抗(14)およびコンデンサ(15)等
が作られており、ＮＰＮトランジスタ(12)のコレクタ領
域(22)と前記半導体基板(18)との間にはN⁺型の埋込み領
域(23)が形成されている。前記エピタキシャル層(19)の
表面には例えばＣＶＤ法によりシリコン酸化膜(24)が形
成され、このシリコン酸化膜(24)上には、第１層目の電
極層(16)が形成されている。またこの第１層目の電極層
(16)を覆うように、例えばＰＩＸ等の絶縁膜(25)が形成
され、この絶縁膜(25)上に第２層目の電極層(17)が形成
されている。また電源ライン(18)およびグランドライン
(19)は、前記分離領域(20)上に設けられ、グランドライ
ン(19)はこの分離領域(20)とオーミックコンタクトして
おり、基板電位の安定化をはかっている。

更に具体的には、第１の領域(3)にはＡ〜Ｊの１０個の
マットを形成し、第２の領域(4)にはＫ〜Ｔの１０個の
マットを形成し、マットを約１００素子集積できる実質
的に同一スペースにし、各マット間は区画ライン(5)で
区分している。

斯上した２０個のマット内には第３図に示すＡＭ／ＦＭ
ステレオチューナー用１チップＩＣが形成される。第３
図はこの電子ブロック回路を説明するブロック図であ
り、ＦＭフロントエンドブロック(26)、ＦＭ−ＩＦブロ
ック(27)、ノイズキャンセラーブロック(28)、マルチプ
レックスデコーダーブロック(29)、ＡＭチューナーブロ
ック(30)の計５つの電子回路ブロックから構成されてい
る。各回路ブロックは周知のものであるが、その機能を
簡単に説明する。

先ずＦＭフロントエンドブロック(26)はＦＭ放送の選局
部分であり、数十MHz〜数百MHzのＦＭ放送信号を受信
し、１０．７MHzの中間周波数信号に周波数変換するも
のであり、素子数としては約２５０個を有するのでＫ〜
Ｍのマットに集積されている。次にＦＭ−ＩＦブロック
(27)は、この中間周波信号を増幅し、その後検波しオー
ディオ信号を得るものであり、素子数としては約４３０
個を有するのでＥ〜Ｉのマットに集積されている。続い
てノイズキャンセラーブロック(28)は、イグニッション
ノイズ等のパルスノイズを除去するもので、約２７０個
の素子を有するのでＮ〜Ｐのマットに集積されている。
更にマルチプレックスデコーダーブロック(29)は、ステ
レオ信号をステレオ復調するブロックであり、約３９０
個の素子を有するためＱ〜Ｔのマットに集積されてい
る。最後に、ＡＭチューナーブロック(30)は、ＡＭ放送
の選曲部分であり、アンテナ受信したＡＭ放送信号を中
間周波数（４５０KHz）に変換し、検波してオーディオ
出力を得るものであり、約３５０個の素子を有するので
Ａ〜Ｄのマットで集積される。

更には第４図Ａ、第４図Ｂおよび第４図Ｃに、夫々ＡＭ
チューナーブロック(30)、フロントエンドブロック(26)
とＦＭ−ＩＦブロック(27)およびマルチプレックスデコ
ーダーブロック(29)を更にブロック化した図を示す。

先ず第４図ＡのＡＭチューナーブロック(30)内の局部発
振回路（ＯＳＣ）(31)がマットＡに、混合回路（ＭＩ
Ｘ）(32)がマットＢに、自動利得制御回路（ＡＧＣ）(3
3)、高周波増幅回路（ＲＦ）(34)および中間周波増幅回
路（ＩＦ）(35)がマットＣに、検波回路（ＤＥＴ）(36)
がマットＤに実質的に集積され、第１図の如く電源パッ
ドV_CC1よりたこ足状に４本延在された三点鎖線で示す第
３の電源ライン(37)，(38)，(39)，(40)を介し、Ａ〜Ｄ
のマットの第１の電源ライン(41)にV_CCを供給してい
る。またグランドパッドGND1はマットＭとマットＮの間
に設けられたたこ足状の３本の第１の隔離電極(42)を介
して一端分割領域(2)上の三点鎖線で示す第２のグラン
ドライン(43)，(44)，(45)，(46)に接続され、夫々の第
２のグランドライン(43)，(44)，(45)，(46)はＡ〜Ｄの
マットの第１のグランドライン(47)に接続されている。

次に第４図Ｂの高周波増幅回路(48)、混合回路(49)およ
び局部発振回路(50)で構成されるフロントエンドブロッ
ク(26)は、数μＶと極めて小さいレベルの信号を扱うた
め、他の回路ブロック特にＦＭ−ＩＦブロック(27)から
の干渉を嫌い、またこのブロック内にある局部発振回路
(50)がそれ自身発振し、不要輻射を発生させる。そのた
め特にＦＭ−ＩＦブロック(27)と離間させ、ＯＳＣブロ
ックが一番干渉を嫌うため別の電源V_CC3,V_CC4，GND3，G
ND4を用いている。

すなわちＦＭ−ＩＦブロック(27)と対角線状にあるＫ〜
Ｍのマットに集積され、一番コーナとなるマットＫに局
部発振回路(50)を集積し、その両側には別のパッドV_CC4
およびGND4を通して第１の電源ライン(51)およびグラン
ドライン(52)が設けてある。また他のＬ，Ｍのマット
は、V_CC3およびGND3を通して、夫々の第１の電源ライン
およびグランドライン(53)，(54)が設けてある。

一方、中間周波増幅回路(55)、検波回路(56)およびＳメ
ータ(57)等で構成されるＦＭ−ＩＦブロック(27)は、Ｅ
〜Ｉのマットに集積され、検波回路(56)がマットＩに、
Ｓメータ(57)等がマットＧに、更には中間周波増幅回路
(55)中のリミッタ回路およびミュート回路等が、Ｅ，Ｆ
とＧのマットに実質的に集積されている。

ここでは利得が８０〜１００dBと極めて高いリミッタ回
路と信号レベルの大きい検波回路(56)、前記リミッタ回
路と信号レベルの大きいＳメータ(57)は帰還による発振
を生じ、検波回路(56)とＳメータ(57)は相互干渉による
特性悪化が生じるため、マットＥ，Ｆ，Ｇの第１の電源
ライン(58)は、１本の三点鎖線で示す第３の電源ライン
(39)に、マットＨ，Ｉの第１の電源ライン(59)は、１本
の第３の電源ライン(38)に接続されている。またマット
Ｊはユーザからのオプション回路を集積されるものであ
り、この第１の電源ライン(60)も１本の第３の電源ライ
ン(37)に接続されている。

またＥ〜Ｊのマットにある一点鎖線で示す第１のグラン
ドラインは、グランドパッドGND1からたこ足状に延在さ
れて一端接続された第２のグランドライン(43)，(44)，
(45)，(46)と、前述と同様に接続されている。

続いて、第４図Ｃのマルチプレックスデコーダーブロッ
ク(29)の直流増幅回路(61)、デコーダ回路(62)、ランプ
ドライバー回路(63)がマットＱとマットＲに、また位相
比較回路(64)、ローパスフィルタ回路(65)、電圧制御発
振器(66)および分周回路(67)等がマットＳとマットＴに
実質的に集積されている。また電源パッドV_CC2よりたこ
足状に３本延在された第２の隔離電極(68)，(69)，(70)
は、ＡＭチューナーブロック(30)とＦＭ−ＩＦブロック
(27)との間を通り、分割領域(2)上の第２の電源ライン
(71)，(72)，(73)へ一端接続される。そして１本がマッ
トＱとＲへ、１本がマットＳとＴへ、更に１本がノイズ
キャンセラーブロック(28)となるＮ〜Ｐのマットへ伸び
ている。

一方、グランドパッドGND2はたこ足状に３本の第３のグ
ランドライン(74)，(75)，(76)に接続され、前述と同様
に、Ｎ〜Ｐのマット、Ｑ，Ｒのマット、Ｓ，Ｔのマット
へ伸びている。

以上説明した如く、第１の電源ラインと第１のグランド
ラインで構成される区画ライン(5)によってＡ〜Ｊ、Ｋ
〜Ｔのマットが区分されている。またこの第１の電源ラ
インと第１のグランドラインが実質的に櫛歯状に形成さ
れているため、マット間のスペースや周辺のスペースを
有効に活用でき、チップ(1)周辺のパッドV_CC1，GND1，G
ND2を最短距離でつなぐことができる。

次にＦＭフロントエンド(26)とＦＭ−ＩＦブロック(27)
の干渉対策について述べる。従来では個別ＩＣを夫々使
っていたためセット基板上の問題であったが、今回は１
チップ化のために更にこの干渉が問題となったが次の対
策により解決している。

先ず前述した如く、ＦＭフロントエンドブロック(26)
は、数μＶと極めて小さいレベルの信号を扱うため、他
の回路ブロック特にＦＭ−ＩＦブロック(27)からの干渉
を嫌い、またこのブロック内に構成される局部発振回路
(50)がそれ自身発振し、不要輻射を発生させるため、他
のブロックと離間したり別の電源を設けたりする必要が
ある。

これ等の理由により、先ずＦＭフロントエンドブロック
とＦＭ−ＩＦブロークを第１図のように対角線上に設
け、またこのブロックの中の局部発振回路をマットＫに
集積させ離間させた。次にＡＭチューナーブロック(30)
とＦＭ−ＩＦブロック(27)、ＦＭフロントエンドブロッ
ク(26)とノイズキャンセラーブロック(28)との間、すな
わちマットＤとマットＥ、マットＭとマットＮの区画ラ
イン幅を広く取ることでＦＭフロントエンドブロック(2
6)を他のブロック特にＦＭ−ＩＦブロック(27)から遠ざ
けている。またマットＤとマットＥおよびマットＭとマ
ットＮとの間に、電源パッドV_CC2より第２の領域(4)へ
延在される第２の隔離電極(68)，(69)，(70)とグランド
パッドGND1より第１の領域(3)へ延在される第１の隔離
電極(42)とを設け、更に分割領域(2)上に第２の電源ラ
イン(71)，(72)，(73)と第２のグランドライン(43)，(4
4)，(45)，(46)を設けている。従ってＦＭフロントエン
ドブロック(26)は、隣接するＦＭ−ＩＦブロック(27)、
ＡＭチューナーブロック(30)およびノイズキャンセラー
ブロック(28)と分離され、特に電源ライン(68)，(69)，
(70)は不要輻射を防止し、第１の隔離電極(42)および第
２のグランドライン(43)，(44)，(45)，(46)の少なくと
も１本は、分離領域(20)とコンタクトしているので基板
電流を吸い出すことができ干渉を防止している。

以上の構成を第５図に示した。一点鎖線で示すものが第
１層目に形成されるものであり、実線で示すものが第２
層目に形成される。そして×印で示すものがスルーホー
ルである。

またこのＦＭフロントエンドブロック(26)の中の局部発
振回路(50)は、干渉を嫌うので、電源パッドV_CC4とグラ
ンドパッドGND4を別に設け、外の回路は電源パッドV_CC3
とグランドパッドGND3で供給されている。

そして分割領域(2)を活用し、半導体チップ(1)の左側よ
り右側まで複数本のダミーアイランドを設け、また第１
および第２の隔離電極の下層にも、この占有領域を活用
して複数本のダミーアイランドを設けている。しかもこ
の第１および第２の隔離電極下に夫々設けられるダミー
アイランドの少なくとも１本は、分割領域下のダミーア
イランドと一体となっており、このダミーアイランド
は、グランド電位で与えられる半導体基板(18)と接続し
たP⁺型の分離領域で囲まれたＮ型のエピタキシャル層よ
り成るので、各々のダミーアイランドは電気的に他とは
独立する。

しかもP⁺型の分離領域とＮ型のダミーアイランドが形成
するＰＮ接合による障壁が形成されるので、リーク電流
に対する抵抗が増大でき、マットＡ〜Ｄ、マットＥ〜
Ｊ、マットＫ〜ＭおよびマットＮ〜Ｔの結合を粗にでき
る。

更にはＦＭ−ＩＦブロック(27)は、ＦＭ信号のＡＭ部を
除去するためのリミッタ回路を有し、この回路はマット
ＥとマットＦで集積されている。このリミッタ回路に有
るＭＯＳ型コンデンサ(77)は基板へリークを生じ、この
リーク電流がＦＭフロントエンドへ流れ誤動作を起こ
す。これはコンデンサ(77)の下層に形成される接合コン
デンサによるもので、Ｎ型のアイランドとＰ型の分離領
域、Ｎ型のアイランドとＰ型の基板で形成されここに蓄
積されたものがリークしてゆくのである。そのためコン
デンサ(77)をマットＥに一括し、このマットＥの左側辺
の区画ライン(5)の第１のグランドライン(75)で集中的
に吸い出している。更にはこの第１グランドライン(75)
は、ＦＭ−ＩＦブロック(27)、マルチプレックスデコー
ダーブロック(29)およびノイズキャンセラーブロック(2
8)の外周辺に延在されて、これから生じるリーク電流も
吸い出している。もちろんリーク電流を吸い出すため
に、第１のグランドライン(75)は分離領域とコンタクト
している。また配線の都合上第３の電源ライン(37)，(3
8)，(39)，(40)、分割領域(2)上の第２の電源ライン(7
1)，(72)，(73)および第２のグランドライン(43)，(4
4)，(45)，(46)等は、黒丸で示したスルーホールを介し
て、点線で示す２層目の電極層を介してクロスオーバー
している。特にＡＭチューナーブロック(30)は外のブロ
ック回路と同時に動作しないので、ＡＭチューナーブロ
ック(30)とＦＭ−ＩＦブロック(27)を１つのパッドV_CC1
を共用しており、このためクロスオーバーしている。ま
たグランドパッドGND1も同様である。

本発明は、例えばＡＭチューナーブロック(30)が不要で
あるば、Ａ〜Ｄのマットに、マルチプレックスデコーダ
ーブロック(29)となる４つのマットをそのまま集積化
し、余ったマットＱとマットＲに例えばマットＩとＪを
集積化する。従ってＩ，Ｊ，Ｓ，Ｔのマットが余分とな
るので、このマットを削除すればマットの配置が四角形
のチップ内に整然と収納することができる。ここではマ
ット内の１層目の配線はそのまま使い、マット間の配線
およびブロック間の配線のみを考えれば良い。

またＦＭ−ＩＦブロック(27)の一部改良の際は、例えば
改良部となるマットＦのみを取り出して改良すれば良
く、他のマットＥ，Ｇ，Ｈはそのまま使うことができ
る。またユーザのオプションとなる別のブロックを追加
する時は、全部のマットはそのまま使い、このブロック
に必要な数だけマットを追加すれば良いし、またここで
はマットＪをこのオプション用マットとしている。

つまり同一寸法のマットをマトリックス状に形成してあ
るため、入替え、追加、および削除が非常に容易とな
る。

(ト)発明の効果以上の説明からも明らかな如く、第１に、区画ライン
(5)で半導体チップ(1)上面を実質的に同一サイズの多数
のマットに分割し、複数の機能の異なる電子回路ブロッ
クを整数個のマットに収容すると、電子回路ブロック毎
に並行して設計ができ、設計期間を大幅に短縮できる。
また電子回路ブロックを一定の素子数で分割し、マット
毎の設計が行えるので、マット毎の並行設計もできる。
また削除、追加および修正等の回路変更も電子回路ブロ
ック毎またはブロック毎に設計できるので、ブロック毎
またはマット毎の変更のみで足り、ＩＣ全体の設計変更
が不要となる。更にはマットを基本ブロックとしてセル
化できるので、一端設計を終了すれば、この後の回路変
更の際、変更するマットのみの修正だけで、他のマット
はそのまま使え信頼性が非常に高くなる。

しかも前記複数の機能の異なる電子回路ブロックの中で
相互干渉を起こす第１および第２の電子回路ブロック
（実施例に於いてはＦＭ−ＩＦブロックおよびＦＭフロ
ントエンドブロック）を対角線状に設けることで、前記
第１および第２の電子回路ブロックを一番離間できる。
従って相互干渉の原因となるリーク電流や不要輻射等が
一方の電子回路ブロックに侵入するのを防止できる。

しかも第１の領域(3)上のブロック間に、電源パッドV
_CC2から分割領域(2)へ延在される電極(68)，(69)，(70)
を設け、第２の領域(4)上のブロック間に、グランドパ
ッドGND1から分割領域(2)へ延在される電極(42)を設け
ることにより、更に前記電子回路ブロックを離間できこ
の電極の両側に設けられたブロック相互の干渉を阻止で
きる。

またマットＤとマットＥ、マットＭとマットＮとの間の
幅の広い区画ラインは、その上に電極(42)，(68)，(6
9)，(70)を延在できるためチップ(1)を有効に活用でき
る。

第２に、前記第１および第２の電子回路を、ＦＭ−ＩＦ
ブロックおよびＦＭフロントエンドブロックを対角線状
に設けることで、相互干渉を防止でき、ＡＭ／ＦＭステ
レオチューナー回路を１チップ化するための対策の１つ
とすることができる。

第３に、分割領域(2)上に第２の電源ライン(71)，(7
2)，(73)および第２のグランドライン(43)，(44)，(4
5)，(46)を設けることで、第１の領域(3)上にあるマッ
トと第２の領域(4)上にあるマットとの干渉を阻止する
ことができる。

第４に、第２の電源ライン(71)，(72)，(73)と第２のグ
ランドライン(43)，(44)，(45)，(46)を実質的に第１層
目に設け、他の第１層目の電極と交差する領域を第２層
目に設けることで、第１の領域(3)と第２の領域(4)のマ
ット間の配線を可能とし、分割領域(2)を有効に活用で
きる。

第５に、回路ブロックは、少なくともトランジスタ、ダ
イオード、抵抗およびコンデンサ等の多種の形状の異な
る回路素子で構成されているが、マットを一定の集積し
易いサイズに統一したことで、マット内への素子の配置
を実施するだけで、全体のレイアウトは無用となる様に
設けられるため設計が容易となる。

第６に、第３の電源ライン(37)，(38)，(39)，(40)と第
１の領域(3)の第１の電源ラインを櫛歯状に配列し、第
３のグランドライン(74)，(75)，(76)と第２の領域(4)
の第２の電源ラインを櫛歯に配列することにより、半導
体チップ(1)に設けた電源パッドV_CC1およびグランドパ
ッドGND2を最短距離でつなぐことができる。

第７に、第１の隔離領域(42)はＦＭフロントエンドブロ
ック(26)とノイズキャンセラーブロック(28)の間に対応
するマットＭとマットＮとの間に設けられ、第２の隔離
電極(68)，(69)，(70)は、ＦＭ−ＩＦブロック(27)とＡ
Ｍチューナーブロック(30)の間に対応するマットＤとマ
ットＥの間に設けている。そのためＦＭフロントエンド
ブロックとＦＭ−ＩＦブロックとの離間距離を大きくす
ることができ、このブロック間の相互干渉を防止でき
る。

第８に、分割領域、第１および第２の隔離電極に対応す
る半導体基板内に、ダミーアイランドを設けることで、
この領域を有効に活用でき、しかもこのダミーアイラン
ドで形成するＰＮ接合の障壁により、マットＡ〜Ｄ、マ
ットＥ〜Ｊ、マットＫ〜Ｍ、マットＮ〜Ｔの結合を粗に
できるため、相互干渉を更に防止できる。

第９に、分割領域(2)上の第２のグランドライン(43)，
(44)，(45)，(46)および第１の隔離電極(42)はGND1と接
続し、この第２のグランドラインの少なくとも１本と第
１の隔離領域(42)の少なくとも１本を、ダミーアイラン
ドを囲む分離領域とオーミックコンタクトしているの
で、例えばマットＥ〜マットＪよりマットＫ〜マットＭ
へ流れるリーク電流を吸い出すことができるので、電子
回路ブロック間の相互干渉を防止することができる。

第１０に、ＦＭフロトエンドブロックを構成する局部発
振回路をＦＭ−ＩＦブロックと一番遠いマットに形成す
ることで、この局部発振回路と他の電子回路ブロックと
の相互干渉を防止することができる。

【図面の簡単な説明】

第１図は本発明の半導体集積回路の実施例を示す上面
図、第２図Ａは本発明の半導体集積回路のマット領域を
示す上面図、第２図Ｂは第２図ＡにおけるＡ−Ａ′線の
断面図、第３図は本発明の半導体集積回路に組み込まれ
る電子回路ブロック図、第４図ＡはＡＭチューナーブロ
ックを説明する図、第４図ＢはＦＭフロントエンドブロ
ックとＦＭ−ＩＦブロックを説明する図、第４図Ｃはマ
ルチプレックスデコーダーブロックを説明する図、第５
図は、第１図の電極パターンを説明する図、第６図は従
来の半導体集積回路の上面図、第７図は第６図における
ブロックｂとブロックｃの間の断面図である。 (1)……半導体チップ、(2)……分割領域、(3)……第１
の領域、(4)……第２の領域、(5)……区画ライン、(6)
……第３の電源ライン、(7)……第２の電源ライン、(8)
……第３のグランドライン、(9)……第２のグランドラ
イン。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０４Ｂ 1/08 Ｅ 7240−5Ｋ 7210−4ＭＨ０１Ｌ 27/06 １０１Ｄ (56)参考文献特開昭62−293660（ＪＰ，Ａ) 特開昭59−84542（ＪＰ，Ａ) 特開昭61−156751（ＪＰ，Ａ) 特開昭61−91946（ＪＰ，Ａ) 特開昭62−12147（ＪＰ，Ａ) 特開平２−3952（ＪＰ，Ａ) 実開昭60−183453（ＪＰ，Ｕ) 実開昭57−138351（ＪＰ，Ｕ)

Claims

【特許請求の範囲】

【請求項１】半導体チップの半導体層中央に、この半導
体チップを第１の領域および第２の領域に実質的に分割
する分割領域と、この第１の領域および第２の領域に位置付けられ、実質
的に同じサイズの形状が複数個で成る前記半導体層内に
形成される半導体素子の配置領域（マット）と、回路の大きさが実質的に異なる機能別に分けられた複数
の電子回路ブロックより成るリニア電子回路の半導体素
子が前記配置領域（マット）内に形成されるリニア半導
体集積回路であって、前記機能別に分けられた電子回路ブロックの全ての半導
体素子は、前記配置領域（マット）を単位としてこの電
子回路ブロックの総半導体素子数を分割して得られる複
数個の配置領域（マット）に、実質的に形成され、前記
複数の電子回路ブロックの中で相互干渉を生ずる第１お
よび第２の電子回路ブロックを対角線状に配置すること
を特徴としたリニア半導体集積回路。
【請求項２】電子回路は、ＡＭ／ＦＭステレオチューナ
ー回路であり、第１および第２の電子回路ブロックは、
ＦＭ／ＩＦブロックおよびＦＭフロントエンドブロック
である請求項第１項記載のリニア半導体集積回路。
【請求項３】前記ＦＭフロントエンドブロックを構成す
る局部発振回路は、ＦＭ／ＩＦブロックと一番遠い前記
ＦＭフロントエンドブロックの端にある配置領域（マッ
ト）に形成される請求項第２項記載のリニア半導体集積
回路。
【請求項４】前記第１及び第２の電子回路ブロックの
内、一方の電子回路ブロックは第１の領域に、他方の電
子回路ブロックは第２の領域に形成され、前記一方の電
子回路ブロックと前記第１の領域に形成される他の電子
回路ブロックとの間には、電源ラインまたはグランドラ
インを設けるための離間領域を設け、前記他方の電子回路ブロックと前記第２の領域に形成さ
れる他の電子回路ブロックとの間には、電源ラインまた
はグランドラインを設けるための離間領域を設ける請求
項第１項、第２項または第３項記載のリニア半導体集積
回路。