JPH0638452B2

JPH0638452B2 - リニア半導体集積回路

Info

Publication number: JPH0638452B2
Application number: JP63153122A
Authority: JP
Inventors: 和男冨塚; 栄菅山; 孝夫佐伯
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1988-06-21
Filing date: 1988-06-21
Publication date: 1994-05-18
Anticipated expiration: 2009-05-18
Also published as: JPH023952A

Description

【発明の詳細な説明】 (イ) 産業上の利用分野本発明は、半導体集積回路に関し、特にカスタムＩＣの
要求に答えられる様に、機種展開の容易なパターン・レ
イアウトに関するものである。

(ロ) 従来の技術一般に、特開昭５９−８４５４２号公報（Ｈ０１Ｌ 21/
76）の如く、複数個の回路ブロックを同一の半導体基板
上に形成する半導体集積回路技術は、第５図の構成とな
っている。

第６図は、半導体チップ(101)の概略平面図であり、ａ
乃至ｆは回路ブロックを示す。これらの回路ブロック
は、夫々取り扱う周波数および信号レベルが異なり、機
能も夫々異なる。

この回路ブロックは、第７図の如くP^-型の半導体基板(1
02)上のＮ型の領域(103)に形成され、各回路ブロック
は、その周辺に隣接する高濃度のP⁺型の領域(104)によ
って区画されている。ここではブロックｂとブロックｃ
で示してある。

この区画用のP⁺型の領域(104)は、その一端をP^-型の半
導体基板(102)に接するとともに、他端は半導体表面の
酸化膜(105)を通してグランドライン(106)にオーミック
接続される。

グランドライン(106)は、各ブロックから集積回路の中
央部にまとめ、左端にあるグランドボンディングパッド
GNDに延在されている。

次に各ブロック回路の電源ライン(V_cc)は、第５図に示
すように、集積回路の外周部にまとめ、夫々個別に電源
ボンディングパッドに接続される。

一方、回路ブロックａ乃至ｆは、機能が異なるため、ブ
ロック内に存在する素子数が異なり、ブロック・サイズ
が夫々異なってしまう構成となっている。

(ハ) 発明が解決しようとする課題前述の如く、回路ブロックａ乃至ｆのサイズが異なるの
で、この回路ブロック全てを効率良く、半導体チップ(1
01)内に収めるためには、各回路ブロックの大きさが相
互的に働いてしまい、同一チップ内への集積を難しくし
ている問題があった。

また回路ブロックａを削除し、例えば特性を改良した別
の回路ブロックａ′を入れたり、第５図の回路ブロック
構成に、更に別の機能を有する回路ブロックｇを追加し
ようとした場合、各ブロックの大きさが異なるので全て
のパターンを作り直す必要があった。

従って近年、製品の寿命が非常に短かくなって来ている
中で、ユーザの希望する独自回路を、あるチップ内に組
み込もうとすると、ユーザは短納期を希望するにもかか
わらず、回路パターンを作り直すために非常に長い納期
を必要としなければならない問題を有していた。

(ニ) 課題を解決するための手段本発明は、斯る課題に鑑みてなされ、区画ライン(4)で
半導体チップ(1)上面を実質的に同一のサイズの多数の
マットに分割し、複数の機能の異なる電子回路ブロック
を１つ以上の整数個のマット内に収容することにより、
従来の課題を解決するものである。

(ホ) 作用本発明に依れば、区画ライン(4)で半導体チップ(1)上面
を実質的に同一サイズの多数のマットに分割し、複数の
機能の異なる電子回路ブロックを整数個のマット内に収
容することにより、電子回路ブロック毎の設計を行え且
つ電子回路ブロックを一定の素子数で分割しマット毎の
設計が行える様になる。従って電子回路ブロック毎に分
割して並行設計が可能であり、設計期間の大幅短縮を図
れる。また回路変更も電子回路ブロック毎に且つマット
毎に行えるので、ＩＣ全体の設計変更は不要となる。

(ヘ) 実施例先ず第１図を参照して本発明の第１の実施例を詳述す
る。

半導体チップ(1)上面はＡ〜Ｇの７つのマットに分割さ
れている。Ａ〜Ｇの各マット間には電源ライン(2)とグ
ランドライン(3)を隣接して並列に延在させた区画ライ
ン(4)で区分されている。

区画ライン(4)を形成する電源ライン(2)およびグランド
ライン(3)の配列は各マットＡ〜Ｇの左側に実線で示電
源ライン(2)を設け、右側に一点鎖線で示すグランドラ
イン(3)が設けられる。従って両端の区画ラインのみが
電源ライン(2)またはグランドライン(3)の一方で形成さ
れ、中間の区画ラインは両方で構成されている。各マッ
トＡ〜Ｇに隣接する電源ライン(2)およびグランドライ
ン(3)は、夫々のマットに集積され、回路ブロックへの
電源供給を行っている。

また各区画ライン(4)の電源ライン(2)とグランドライン
(3)は、２点鎖線で示す第１の供給ライン(5)と第２の供
給ライン(6)に夫々対向して櫛歯状に接続され、この第
１および第２の供給ライン(5)，(6)は、ペレットの周辺
に設けられたパッドの中の電源パッドV_ccおよびグラン
ドパッドGNDに導かれている。

後で明らかとなるが、各電源ライン(2)、グランドライ
ン(3)、および第１および第２の供給ライン(5)，(6)
は、原則的には２層配線の内の１層配線で実現されてい
る。

上述した区画ライン(4)で区分される各マットＡ〜Ｇ
は、実質的に同一の大きさの形状に形成され、具体的に
は幅をＮＰＮトランジスタ６個が並べられるように設定
され、長さは、設計上容易な一定の素子数、例えば約１
００素子がレイアウトできるように設定されている。こ
のマットの大きさについては、ＩＣ化する電気回路ブロ
ックにより、設計し易い素子数に応じて任意に選択でき
る。

マット内に集積される回路素子は、トランジスタ、ダイ
オード、抵抗およびコンデンサにより構成され、通常の
ＰＮ分離によって分離され、各素子の結線は、２層配線
の１層目の電極層によって接続され、例外的に２層目の
電極でクロスオーバーされている。

次に第２図Ａおよび第２図Ｂを参照して、マット内に集
積される回路素子と区画ライン(4)について具体的に説
明する。

第２図ＡはマットＢ付近の拡大上面図である。左の１点
鎖線で示した区画ライン(7)は、マットＡとマットＢの
間に設けられる区画ライン(4)であり、右の１点鎖線で
示した区画ライン(8)は、マットＢとマットＣの間に設
けられる区画ライン(4)である。そしてこの区画ライン
(7)，(8)の間には、点線で示したトランジスタ(9)、ダ
イオード(10)、抵抗(11)およびコンデンサ(12)が集積さ
れている。図面ではこれらの素子が粗になっているが、
実際は高密度に集積されている。またマット内の素子間
の配線は、１点鎖線で示す第１層目の電極層(13)で実質
的に形成され、マットＡとマットＢおよびマットＢとマ
ットＣのマット間の配線、例えば信号ラインやフイード
バックラインが実線で示す第２層目の電極層(14)で形成
されている。そしてこれらの第１層目および第２層目の
電極層(13)，(14)は×印で示したコンタクト領域で接続
されている。

第２図Ｂは第２図ＡにおけるＡ−Ａ′線の断面図であ
る。Ｐ型の半導体基板(15)上にＮ型のエピタキシャル層
(16)が積層されており、このエピタキシャル層(16)表面
より前記半導体基板(15)に到達するP⁺型の分離領域(17)
が形成され、多数のアイランド領域が形成されている。
このアイランド領域(18)内にはＮＰＮトランジスタ
(9)、ダイオード(10)、抵抗(11)およびコンデンサ(12)
等が作られており、ＮＰＮトランジスタ(9)のコレクタ
領域(19)と前記半導体基板(15)との間にはN⁺型の埋込み
領域(20)が形成されている。前記エピタキシャル層(16)
の表面には例えばＣＶＤ法によりシリコン酸化膜(21)が
形成され、このシリコン酸化膜(21)上には、第１層目の
電極層(13)が形成されている。またこの第１層目の電極
層(13)を覆うように、例えばＰＩＸ等の絶縁膜(22)が形
成され、この絶縁膜(22)上に第２層目の電極層(14)が形
成されている。また電源ライン(2)およびグランドライ
ン(3)は、前記分離領域(17)上に設けられ、グランドラ
イン(3)はこの分離領域(17)とオーミックコンタクトし
ており、基板電位の安定化をはかっている。

次に、本構成に組み込む電子回路ブロックとマットとの
関係について述べる。ここでは第４図に示す２つの電子
回路ブロック、つまりイグニッションノイズ等のパルス
ノイズを除去するノイズキャンセラーブロック(23)と、
このブロックの後につながるステレオ信号をステレオ復
調するマルチプレックスデコーダーブロック(24)が、組
み込まれる。

このノイズキャンセラーブロック(23)の素子数は約２７
０個であり、マルチプレックスデコーダーブロック(24)
の素子数は約３９０個である。従って前者は、１００素
子以下を目安にして３つの部分に分け、Ａ〜Ｃまでのマ
ットに夫々を集積化してゆき、各マット間の機能は、前
述の如く２層目の電極層(14)を設けて電子回路ブロック
を実現している。また後者も、１００素子以下を目安に
して４つの部分に分け、Ｄ〜Ｇまでのマットに夫々を集
積化してゆき、各マット間の機能は前述の如く２層目の
電極層(14)を設けて電子回路ブロックを実現している。
更に前者と後者のブロック間の接続を２層目の電極層(1
4)を設けＩＣ集積回路を実現している。

次に第３図を参照して本発明の第２の実施例を詳述す
る。本実施例では、半導体チップ(31)上面を２点鎖線で
示す分割領域(32)を用いて実質的に同一形状で、第１お
よび第２の領域(33)(34)に２等分し、夫々の領域(33)(3
4)に多数のマットを設けた点に特徴がある。この結果、
マット数が多いので半導体チップ(31)のレイアウトが第
１の実施例よりやり易くなる利点を有している。

具体的には、第１の領域(33)にはＡ〜Ｊの１０個のマッ
トを形成し、第２の領域(34)にはＫ〜Ｔの１０個のマッ
トを形成し、各マットの構成は第１の実施例と同様に、
マットを約１００素子集積できる実質的に同一スペース
にし、各マット間は区画ライン(35)で区分している。

斯上した２０個のマット内には第４図に示すＡＭ／ＦＭ
ステレオチューナー用１チップＩＣが形成される。第４
図はこの電子ブロック回路を説明するブロック図であ
り、ＦＭフロントエンドブロック(36)、ＦＭＩＦブロッ
ク(37)、ノイズキャンセラーブロック(23)、マルチプレ
ックスデコーダーブロック(24)、ＡＭチューナーブロッ
ク(38)の計５つの電子回路ブロックから構成されてい
る。各回路ブロックは周知のものであるが、その機能を
簡単に説明する。

先ずＡＭフロントエンドブロック(36)はＦＭ放送の選局
部分であり、数十MHz〜数百MHzのＦＭ放送信号を受信
し、１０．７MHzの中間周波信号に周波数変換するもの
であり、素子数としては約２５０個を有するのでＫ〜Ｍ
のマットに集積されている。次にＦＭ−ＩＦブロック(3
7)は、この中間周波信号を増幅し、その後検波しオーデ
ィオ信号を得るものであり、素子数としては約４３０個
を有するのでＥ〜Ｉのマットに集積されている。続いて
ノイズキャンセラーブロック(23)は、イグニッションノ
イズ等のパルスノイズを除去するもので、約２７０個の
素子を有するのでＮ〜Ｐのマットに集積されている。更
にマルチプレックスデコーダーブロック(24)は、ステレ
オ信号をステレオ復調するブロックであり、約３９０個
の素子を有するためＱ〜Ｔのマットに集積されている。
最後に、ＡＭチューナーブロック(38)は、ＡＭ放送の選
局部分であり、アンテナ受信したＡＭ放送信号を中間周
波数(450KHz)に変換し、検波してオーディオ出力を得る
ものであり、約３５０個の素子を有するのでＡ〜Ｄのマ
ットで集積される。

更には第５図Ａ、第５図Ｂおよび第５図Ｃに、夫々ＡＭ
チューナーブロック(38)、フロントエンドブロック(36)
とＦＭ−ＩＦブロック(37)およびマルチプレックスデコ
ーダーブロック(24)を更にブロック化した図を示す。

先ず第５図ＡのＡＭチューナーブロック(38)内の局部発
振回路（ＯＳＣ）(39)がマットＡに、混合回路（ＭＩ
Ｘ）(40)がマットＢに、自動利得制御回路（ＡＧＣ）(4
1)、高周波増幅回路（ＲＦ）(42)および中間周波増幅回
路（ＩＦ）(43)がマットＣに、検波回路（ＤＥＴ）(44)
がマットＤに実質的に集積され、第３図の如く電げパッ
ドV_cc1よりたこ足状に４本延在された３点鎖線で示す第
３の電源ライン(45)，(46)，(47)，(48)を介し、Ａ〜Ｄ
のマットの第１の電源ライン(49)にV_ccを供給してい
る。またグランドパッドGND１はマットＭとマットＮの
間に設けられたたこ足状の３本の電極(50)を介して一端
分割領域(32)上の３点鎖線で示す第２のグランドライン
(51)，(52)，(53)に接続され、夫々の第２のグランドラ
イン(51)，(52)，(53)はＡ〜Ｄのマットの第１のグラン
ドライン(54)に接続されている。

次に第５図Ｂの高周波増幅回路(55)、混合回路(56)およ
び局部発振回路(57)で構成されるフロントエンドブロッ
ク(36)は、数μＶと極めて小さいレベルの信号を扱うた
め、他の回路ブロック特にＦＭ−ＩＦブロック(37)から
の干渉を嫌い、またこのブロック内にある局部発振回路
(57)がそれ自身発振し、不要輻射を発生させる。そのた
め特にＦＭ−ＩＦブロック(37)と離間させ、ＯＳＣブロ
ックが一番干渉を嫌うため別の電源V_cc3，V_cc4，GND3，
GND4を用いている。

すなわちＦＭ−ＩＦブロック(37)と対角線状にあるＫ〜
Ｍのマットに集積され、一番コーナとなるマットＫに局
部発振回路(57)を集積し、その両側には別のパッドV_cc4
およびGND4を通して第１の電源ライン(58)およびグラン
ドライン(59)が設けてある。また他のＬ，Ｍのマット
は、V_cc3およびGND3を通して、夫々の第１の電源ライン
およびグランドライン(60)(61)が設けてある。

一方、中間周波増幅回路(62)、検波回路(63)およびＳメ
ータ(64)等で構成されるＦＭ−ＩＦブロック(37)は、Ｅ
〜Ｉのマットに集積され、検波回路(63)がマットＩに、
Ｓメータ(64)等がマットＧに、更には中間周波増幅回路
(62)中のリミッタ回路およびミュート回路等が、Ｅ，Ｆ
とＧのマットに実質的に集積されている。

ここでは利得が８０〜１００ｄＢと極めて高いリミッタ
回路と信号レベルの大きい検波回路(63)、前記リミッタ
回路と信号レベルの大きいＳメータ(64)は帰還による発
振を生じ、検波回路(63)とＳメータ(64)は相互干渉によ
る特性悪化が生じるため、マットＥ，Ｆ，Ｇの第１の電
源ライン(65)は、一本の３点鎖線で示す第３の電源ライ
ン(47)に、マットＨ，Ｉの第１の電源ライン(66)は、一
本の第３の電源ライン(46)に接続されている。またマッ
トＪはユーザからのオプション回路を集積されるもので
あり、これも一本の第３の電源ライン(45)に接続されて
いる。

またＥ〜Ｊのマットにある１点鎖線で示す第１のグラン
ドラインは、グランドパッドGND1からたこ足状に延在さ
れて一端接続された第２のグランドライン(51)，(52)，
(53)と、前述と同様に接続されている。

続いて、第５図Ｃのマルチプレックスデコーダーブロッ
ク(24)の直流増幅回路(68)、デコーダ回路(69)、ランプ
ドライバー回路(70)がマットＱとマットＲに、また位相
比較回路(71)、ローパスフィルタ回路(72)、電圧制御発
振器(73)および分周回路(74)等がマットＳとマットＴに
実質的に集積されている。また電源パッドV_cc2よりたこ
足状に３本延在された電極(75)，(76)，(77)は、ＡＭチ
ューナーブロック(38)とＦＭ−ＩＦブロック(37)との間
を通り、分割領域(32)上の第２の電源ライン(78)，(7
9)，(80)へ一端接続される。そして１本がマットＱとＲ
へ、１本がマットＳとＴへ、更に１本がノイズキャンセ
ラーブロック(23)となるＮ〜Ｐのマットへ伸びている。

一方、グランドパッドGND2はたこ足状に３本の第３のグ
ランドライン(81)，(82)，(83)に接続され、前述と同様
に、Ｎ〜Ｐのマット、Ｑ，Ｒのマット、Ｓ，Ｔのマット
へ伸びている。

以上説明した如く、第１の実施例と同様に、第１の電源
ラインと第１のグランドラインで構成される区画ライン
(35)によってＡ〜Ｊ、Ｋ〜Ｔのマットが区分されてい
る。またこの第１の電源ラインと第１のグランドライン
が実質的に櫛歯状に形成されているため、マット間のス
ペースや周辺のスペースを有効に活用でき、チップ(31)
周辺のパッドV_cc1，GND1，GND2を最短距離でつなぐこと
ができる。

次にＦＭフロントエンド(36)とＦＭ−ＩＦブロック(37)
の干渉対策について述べる。従来では個別ＩＣを夫々使
っていたためセット基板上の問題であったが、今回は１
チップ化のために更にこの干渉が問題となったが次の対
策により解決している。

先ず前述した如く、ＦＭフロントエンドブロック(36)
は、数μＶと極めて小さいレベルの信号を扱うため、他
の回路ブロック特にＦＭ−ＩＦブロック(37)からの干渉
を嫌い、またこのブロック内に構成される局部発振回路
(57)がそれ自身発振し、不要輻射を発生させるため、他
のブロックと離間したり別の電源を設けたりする必要が
ある。

これ等の理由により、先ずＦＭフロントエンドブロック
とＦＭ−ＩＦブロックを対角線上に設け、またこのブロ
ックの中の局部発振回路をマットＫに集積させ離間させ
た。次にＡＭチューナーブロック(38)とＦＭ−ＩＦブロ
ック(37)、ＦＭフロントエンドブロック(36)とノイズキ
ャンセラーブロック(23)との間、すなわちマットＤとマ
ットＥ、マットＭとマットＮの区画ライン幅を広く取る
ことでＦＭフロントエンドブロック(36)を他のブロック
特にＦＭ−ＩＦブロック(37)から遠ざけている。またマ
ットＤとマットＥおよびマットＭとマットＮとの間に、
電源パッドV_cc2より第２の領域(32)へ延在される電極(7
5)，(76)，(77)とグランドパッドGND1より第１の領域(3
3)へ延在される電極(50)とを設け、更に分割領域(32)上
に第２の電源ライン(78)，(79)，(80)と第２のグランド
ライン(51)，(52)，(53)を設けている。従ってＦＭフロ
ントエンドブロック(36)は、隣接するＦＭ−ＩＦブロッ
ク(37)、ＡＭチューナーブロック(38)およびノイズキャ
ンセラーブロック(23)と分離され、特に電源ライン(7
5)，(76)，(77)は不要輻射を防止し、グランドライン(5
0)は、分離領域(17)とコンタクトしているので基板電流
の吸い出すことができ干渉を防止している。

またこのＦＭフロントエンドブロック(36)の中の局部発
振回路(57)は、干渉を嫌うので、電源パッドV_cc4とグラ
ンドパッドGND4を別に設け、外な回路は電源パッドV_cc3
とグランドパッドGND3で供給されている。

更にはＦＭ−ＩＦブロック(37)は、ＦＭ信号のＡＭ部を
除去するためのリミッタ回路を有し、この回路はマット
ＥとマットＦで集積されている。このリミッタ回路に有
るコンデンサは基板へリークを生じ、このリーク電流が
ＦＭフロントエンドへ流れ誤動作を起こす。そのためコ
ンデンサをマットＥに一括し、このマットＥの左側辺の
区画ライン(35)の第１のグランドライン(84)で集中的に
吸い出している。更にはこの第１のグランドライン(84)
は、ＦＭ−ＩＦブロック(37)、マルチプレックスデコー
ダーブロック(24)およびノイズキャンセラーブロック(2
3)の外周辺に延在されて、これらから生じるリーク電流
も吸い出している。また配線の都合上第３の電源ライン
(45)，(46)，(47)，(48)、分割領域(32)上の第２の電源
ライン(78)，(79)，(80)および第２のグランドライン(5
1)，(52)，(53)等は、黒丸で示したスルーホールを介し
て、点線で示す２層目の電極層(14)を介してクロスオー
バーしている。特にＡＭチューナーブロック(38)は外の
ブロック回路と同時に動作しないので、ＡＭチューナー
ブロック(38)とＦＭ−ＩＦブロック(37)を１つのパッド
V_cc1を共用しており、このためクロスオーバーしてい
る。またグランドパッドGND1も同様である。

最後に本発明の特徴点を一例してみる。例えばＡＭチュ
ーナーブロック(38)が不要であれば、Ａ〜Ｄのマット
に、マルチプレックスデコーダーブロック(24)となる４
つのマットをそのまま集積化し、余ったマットＱとマッ
トＲに例えばＩとＪを集積化する。従ってＩ，Ｊ，Ｓ，
Ｔのマットが余分となるので、このマットを削除すれば
マットの配置が四角形のチップ内に整然と収納すること
ができる。ここではマット内の１層目の配線はそのまま
使い、マット間の配線およびブロック間の配線のみを考
えれば良い。

またＦＭ−ＩＦブロック(37)の一部改良の際は、例えば
改良部となるマットＥのみを取り出して改良すれば良
く、他のマットＥ，Ｇ，Ｈはそのまま使うことができ
る。またユーザのオプションとなる別のブロックを追加
する時は、全部のマットはそのまま使い、このブロック
に必要な数だけマットを追加すれば良いし、またここで
はマットＪをこのオプション用マットとしている。

つまり同一寸法のマットをマトリックス状に形成してあ
るため、入替え、追加、および削除が非常に容易とな
る。

(ト) 発明の効果以上の説明からも明らかな如く、第１に区画ライン(4)
で半導体チップ(1)上面を実質的に同一サイズの多数の
マットに分割し、複数の機能の異なる電子回路ブロック
を整数個のマットに収容すると、電子回路ブロック毎に
並行して設計ができ、設計期間を大幅に短縮できる。ま
た電子回路ブロックを一定の素子数で分割し、マット毎
の設計が行えるので、マット毎の並行設計もできる。ま
た削除、追加および修正等の回路変更も電子回路ブロッ
ク毎またはブロック毎に設計できるので、ブロック毎ま
たはマット毎の変更のみで足り、ＩＣ全体の設計変更が
不要となる。更にはマットを基本ブロックとしてセル化
できるので、一端設計を終了すれば、この後の回路変更
の際、変更するマットのみの修正だけで、他のマットは
そのまま使え信頼性が非常に高くなる。

第２に、電源ライン(2)およびグランドライン(3)を２層
配線構造の１層目の電極層(13)に形成することにより、
マット内にレイアウトする素子との配線を実質的に１層
目の電極層(13)で実施できるので、マット間の配線、信
号線の配線を２層目の電極層(14)に集約でき、設計が非
常に簡単となる。

第３に、回路ブロックは、少なくともトランジスタ、ダ
イオード、抵抗およびコンデンサ等の多種の形状の異な
る回路素子で構成されているが、マットを一定の集積し
易いサイズに統一したことで、マット内への素子の配置
を実施するだけで、全体のレイアウトは無用となる様に
設けられるため設計が容易となる。

第４に、マットの側辺に設けた電源ライン(2)およびグ
ランドライン(3)と第１の供給ライン(5)および第２の供
給ライン(6)とを櫛歯状に形成することにより、半導体
チップ(1)設けた電源パッドV_ccおよびグランドパッドGN
Dを最短距離でつなぐことができる。

第５に、マット内に収容された素子間の配線は、原則と
して１層目に形成するので、区画ライン(4)を超えて行
うマット間および電子回路ブロック間の配線は、２層目
を用いることができ、マット内の素子間の配線とマット
間あるいは電子回路ブロック間の配線を区別して設計で
き、設計が極めて容易となる。

第６に、第２の実施例に示す如く、分割領域(32)を使っ
て多数のマットを２段に形成するので、第１の実施例に
比べてマットの配置の自由度が増し、設計が容易とな
る。またマット２段構成にすることにより、チップの形
成を第１の実施例より正方形に近づけられるので、チッ
プ内の特性のばらつきおよび歪みが小さくなる。更にマ
ット数が多いので回路変更に際してもマットの配置の変
更が自由に行え設計の自由度が増加する。

第７に、分割領域(32)上に第２の電源ライン(78)，(7
9)，(80)および第２のグランドライン(51)，(52)，(53)
を設けることで、第１の領域(33)上にあるマットと第２
の領域(34)上にあるマットとの干渉を阻止することがで
きる。

第８に、第２の電源ライン(78)，(79)，(80)と第２のグ
ランドライン(51)，(52)，(53)を実質的に第１層目に設
け、他の第１層目の電極と交差する領域を第２層目に設
けることで、第１の領域(33)と第２の領域(34)のマット
間の配線を可能とし、分割領域(32)を有効に活用でき
る。

第９に、第３の電源ライン(45)，(46)，(47)，(48)と第
１の領域(33)の第１の電源ラインを櫛歯状に配列し、第
３のグランドライン(81)，(82)，(83)と第２の領域(34)
の第２の電源ラインを櫛歯状に配列することにより、半
導体チップ(31)に設けた電源パッドV_cc1およびグランド
パッドGND2を最短距離でつなぐことができる。

第１０に、第１の領域(33)上のブロック間に、電源パッ
ドV_cc2から分割領域(32)へ延在される電極(75)，(76)，
(77)を設け、また第２の領域(34)上のブロック間に、グ
ランドパッドGND1から分割領域(32)へ延在される電極(5
0)を設けることにより、この電極の両側に設けられたブ
ロック相互の干渉を阻止できる。

またブロック相互の干渉防止のために、マットＤとマッ
トＥ、マットＭとマットＮとの間の幅の広い区画ライン
は、その上に電極(50)，(75)，(76，(77)を延在できる
ためチップ(31)を有効に活用できる。

【図面の簡単な説明】

第１図は本発明の半導体集積回路の第１の実施例を示す
上面図、第２図Ａは本発明の半導体集積回路のマット領
域を示す上面図、第２図Ｂは第２図ＡにおけるＡ−Ａ′
線の断面図、第３図は本発明の半導体集積回路の第２の
実施例を示す上面図、第４図は本発明の半導体集積回路
に組み込まれる電子回路ブロック図、第５図ＡはＡＭチ
ューナーブロックを説明する図、第５図ＢはＦＭフロン
トエンドブロックとＦＭ−ＩＦブロックを説明する図、
第５図Ｃはマルチプレックスデコーダーブロックを説明
する図、第６図は従来の半導体集積回路の上面図、第７
図は第６図におけるブロックｂとブロックｃの間の断面
図である。 (1)……半導体チップ、(2)……電源ライン、(3)……グ
ランドライン、(4)……区画ライン、(5)……第１の供給
ライン、(6)……第２の供給ライン、(32)……分割領
域、(33)……第１の領域、(34)……第２の領域、(35)…
…区画ライン、(45)，(46)，(47)，(48)……第３の電源
ライン、(51)，(52)，(53)……第２のグランドライン、
(78)，(79)，(80)……第２の電源ライン、(81)，(82)，
(83)……第３のグランドライン。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所 7210−4ＭＨ０１Ｌ 27/06 １０１Ｂ (56)参考文献特開昭61−292341（ＪＰ，Ａ) 特開昭58−216440（ＪＰ，Ａ) 特開昭61−91946（ＪＰ，Ａ) 特開昭62−293660（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】半導体チップの半導体層に位置付けられ、
実質的に同じサイズの形状が複数個で成る前記半導体層
内に形成される半導体素子の配置領域（マット）と、回路の大きさが実質的に異なる機能別に分けられた複数
の電子回路ブロックより成るリニア電子回路の半導体素
子が前記配置領域（マット）内に形成されるリニア半導
体集積回路であって、前記機能別に分けられた電子回路ブロックの全ての半導
体素子は、前記配置領域（マット）を単位としてこの電
子回路ブロックの総半導体素子数を分割して得られる複
数個の配置領域（マット）に、実質的に形成されること
を特徴としたリニア半導体集積回路。
【請求項２】前記配置領域（マット）に設けられる半導
体素子間は、この配置領域（マット）内の第１層目の配
線にて接続され、前記半導体素子への電源供給用の電源
ラインおよびＧＮＤラインは、前記配置領域（マット）
一対向側辺の一方および他方の側辺に設けられ、お互い
に対向した櫛歯を成す請求項１記載のリニア半導体集積
回路。
【請求項３】前記回路ブロックを構成する半導体素子
は、少なくとも、バイポーラトランジスタ、ダイオー
ド、抵抗およびコンデンサにより成る請求項１記載のリ
ニア半導体集積回路。
【請求項４】前記機能別に分けられた電子回路ブロック
の半導体素子を収容する前記配置領域（マット）間の接
続、および前記電子回路ブロック間の接続は、実質的に
第２層目の配線により成される請求項１記載のリニア半
導体集積回路。
【請求項５】半導体チップの半導体層中央に、この半導
体チップを第１の領域および第２の領域に実質的に分割
する分割領域と、この第１の領域および第２の領域に位置付けられ、実質
的に同じサイズの形状が複数個で成る前記半導体層内に
形成される半導体素子の配置領域（マット）と、回路の大きさが実質的に異なる機能別に分けられた複数
の電子回路ブロックより成るリニア電子回路の半導体素
子が前記配置領域（マット）内に形成されるリニア半導
体集積回路であって、前記機能別に分けられた電子回路ブロックの全ての半導
体素子は、前記配置領域（マット）を単位としてこの電
子回路ブロックの総半導体素子数を分割して得られる複
数個の配置領域（マット）に、実質的に形成されること
を特徴としたリニア半導体集積回路。
【請求項６】前記配置領域（マット）に設けられる半導
体素子間は、この配置領域（マット）内の第１層目の配
線にて接続され、前記半導体素子への電源供給用の電源
ラインおよびＧＮＤラインは、前記第１の領域および第
２の領域において、前記配置領域（マット）一対向側辺
の一方および他方の側辺に設けられ、お互いに対向した
櫛歯を成す請求項５記載のリニア半導体集積回路。
【請求項７】前記回路ブロックを構成する半導体素子
は、少なくとも、バイポーラトランジスタ、ダイオー
ド、抵抗およびコンデンサにより成る請求項５記載のリ
ニア半導体集積回路。
【請求項８】前記機能別に分けられた電子回路ブロック
の半導体素子を収容する前記配置領域（マット）間の接
続、前記電子回路ブロック間の接続および前記分割領域
上の電源ラインおよびＧＮＤラインは、実質的に第２層
目の配線により成される請求項５記載のリニア半導体集
積回路。