JPH0719843B2

JPH0719843B2 - 半導体集積回路

Info

Publication number: JPH0719843B2
Application number: JP63235828A
Authority: JP
Inventors: 和男冨塚
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1988-09-20
Filing date: 1988-09-20
Publication date: 1995-03-06
Anticipated expiration: 2010-03-06
Also published as: JPH0282638A

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は半導体集積回路に関し、特にカスタムICの要求
に答えられる多層配線を有した半導体集積回路に関する
ものである。

（ロ）従来の技術一般に、特開昭59-84542号公報（HO1L21/76）の如く、
複数個の回路ブロックを同一の半導体基板上に形成する
半導体集積回路技術は、第６図の構成となっている。

第６図は、半導体チップ（１）の概略平面図であり、ａ
乃至ｆは回路ブロックを示す。これらの回路ブロック
は、夫々取り扱う周波数および信号レベルが異なり、機
能も夫々異なる。

この回路ブロックは、第７図の如くP^-型の半導体基板
（２）上のＮ型の領域（３）に形成され、各回路ブロッ
クは、その周辺に隣接する高濃度のP⁺型の領域（４）に
よって区画されている。ここではブロックｂとブロック
ｃで示してある。

この区画用のP⁺型の領域（４）は、その一端をP^-型の半
導体基板（２）に接するとともに、他端は半導体表面の
酸化膜（５）を通してグランドライン（６）にオーミッ
ク接続される。

グランドライン（６）は、各ブロックから集積回路の中
央部にまとめ、左端にあるグランドボンディングパッド
GNDに延在されている。

次に各ブロック回路の電源ライン(V_CC)は、第６図に示
すように、集積回路の外周部にまとめ、夫々個別に電源
ボンディングパッドに接続される。

一方、回路ブロックａ乃至ｆは、機能が異なるため、ブ
ロック内に存在する素子数が異なり、ブロック・サイズ
が夫々異なってしまう構成となっている。

（ハ）発明が解決しようとする課題前述の如く、回路ブロックａ乃至ｆのサイズが異なるの
で、この回路ブロック全てを効率良く、半導体チップ
（１）内に収めるためには、各回路ブロックの大きさが
相互的に働いてしまい、同一チップ内への集積を難しく
している問題があった。

また回路ブロックａを削除し、例えば特性を改良した別
の回路ブロックａ′を入れたり、第６図の回路ブロック
構成に、更に別の機能を有する回路ブロックｇを追加し
ようとした場合、各回路ブロックの大きさが異なるので
全てのパターンを作り直す必要があった。

またマットａとマットｂを継ぐ配線は、マットａとマッ
トｂのグランドラインとクロスするため、予めトンネル
用のスペースを確保する必要があり、しかもこのトンネ
ル用のスペースはパターンが変更となる度に設計し直す
必要があった。

従って近年、製品の寿命が非常に短かくなって来ている
中で、ユーザの希望する独自回路を、あるチップ内に組
み込もうとすると、ユーザは短納期を希望するにもかか
わらず、回路パターンを作り直すために非常に長い納期
を必要としなければならない問題を有していた。

（ニ）課題を解決するための手段本発明は、斯る課題に鑑みてなされ、区画ライン（14）
で半導体チップ（11）上面を実質的に同一のサイズの多
数のマットに分割し、複数の機能の異なる電子回路ブロ
ックを１つ以上の整数個のマット内に収容し、前記電源
ラインとグランドラインを離間して形成する配線領域を
設けることにより、従来の課題を解決するものである。

（ホ）作用本発明に依れば、区画ライン（14）で半導体チップ（1
1）上面を実質的に同一サイズの多数のマットに分割
し、複数の機能の異なる電子回路ブロックを整数個のマ
ット内に収容することにより、電子回路ブロック毎の設
計を行え且つ電子回路ブロックを一定の素子数で分割し
分割マット毎の設計が行える様になる。

また前記配線領域（18）を設けているために、マット間
をつなぐ配線同士がクロスする心配もなく、前記配線領
域（18）に整然と配置できる。従って電子回路ブロック
毎に分割して平行設計が可能であり、設計期間の大幅短
縮を図れる。また回路変更も電子回路ブロック毎に且つ
マット毎に行えるので、IC全体の設計変更は不要とな
る。

（ヘ）実施例先ず第１図を参照して本発明の第１の実施例を詳述す
る。

半導体チップ（11）上面はＡ〜Ｇの７つのマットに分割
されている。Ａ〜Ｇの各マット間は、電源ライン（12）
とグランドライン（13）を隣接して並列に延在させた区
画ライン（14）で区分されている。

区画ライン（14）を形成する電源ライン（12）およびグ
ランドライン（13）の配列は各マットＡ〜Ｇの左側に実
線で示す電源ライン（12）を設け、右側に実線で示すグ
ランドライン（13）が設けられる。従って両端の区画ラ
インのみが電源ライン（12）またはグランドライン（1
3）の一方で形成され、中間の区画ラインは両方で構成
されている。各マットＡ〜Ｇに隣接する電源ライン（1
2）およびグランドライン（13）は、夫々のマットに集
積され、回路ブロックへの電源供給を行っている。

また各区画ライン（14）の電源ライン（12）とグランド
ライン（13）は、２点鎖線で示す第１の供給ライン（1
5）と第２の供給ライン（16）に夫々対向して櫛歯状に
接続され、この第１および第２の供給ライン（15），
（16）は、ペレットの周辺に設けられたパッドの中の電
源パッドV_CCおよびグランドパッドGNDに導かれている。

また電源ライン（12）とグランドライン（13）は、所定
の幅、例えば２本の配線（17）が設けられるように離間
させて、配線領域（18）を設ける。この配線領域（18）
には、前記電源ライン（12）およびグランドライン（1
3）と平行に第１の配線（17）が設けられ、この第１の
配線（17）の両端より隣接するマットへ第２および第３
の配線（19），（20）が設けられている。

後で明らかとなるが、各電源ライン（12）、グランドラ
イン（13）、第１および第２の供給ライン（15），（1
6）、および第１の配線（17）は、原則的には２層配線
の内の１層配線で実現されている。

上述した区画ライン（14）で区分される各マットＡ〜Ｇ
は、実質的に同一の大きさの形状に形成され、具体的に
は幅をNPNトランジスタ６個が並べられるように設定さ
れ、長さは、設計上容易な一定の素子数、例えば約100
素子がレイアウトできるように設定されている。このマ
ットの大きさについては、IC化する電子回路ブロックに
より、設計し易い素子数に応じて任意に選択できる。

マット内に集積される回路素子は、トランジスタ、ダイ
オード、抵抗およびコンデンサにより構成され、通常の
PN分離によって分離され、各素子の結線は、２層配線の
１層目の電極層によって接続され、例外的に２層目の電
極でクロスオーバーされている。

次に第２図Ａおよび第２図Ｂを参照して、マット内に集
積される回路素子と区画ライン（14）について具体的に
説明する。

第２図ＡはマットＢ付近の拡大上面図である。左の１点
鎖線で示した区画ライン（21）は、マットＡとマットＢ
の間に設けられる区画ライン（14）の中の電源ラインで
あり、右の１点鎖線で示した区画ライン（22）は、マッ
トＢとマットＣの間に設けられる区画ライン（14）であ
る。そしてこの区画ライン（21），（22）の間には、点
線で示したトランジスタ（23）、ダイオード（24）、抵
抗（25）およびコンデンサ（26）が集積されている。図
面ではこれらの素子が粗になっているが、実際は高密度
に集積されている。またマット内の素子間の配線は、１
点鎖線で示す第１層目の電極層（27）で実質的に形成さ
れ、マットＡとマットＢおよびマットＢとマットＣのマ
ット間の配線、例えば信号ラインやフィードバックライ
ンが実線で示す第２層目の電極層（28）で形成されてい
る。

また第２層目の電極（28）のクロスが生じないように、
前記配線領域（29）内に、１点鎖線で示す第１の配線
（30）を設け、一端は第２の配線（31）で、他端は第３
の配線（32）でマットB,Cへ延在されている。また第１
の配線（30）相互の干渉は、グランドラインまたは電源
ラインより引き出された電極を第１の配線（30）間に設
けて、干渉を防止している。そしてこれらの第１層目お
よび第２層目の電極層（27），（28），（30），（3
1），（32）は×印で示したコンタクト領域で接続され
ている。

第２図Ｂは第２図ＡにおけるA-A′線の断面図である。
Ｐ型の半導体基板（33）上にＮ型のエピタキシャル層
（34）が積層されており、このエピタキシャル層（34）
表面より前記半導体基板（33）に到達するP⁺型の分離領
域（35）が形成され、多数のアイランド領域が形成され
ている。このアイランド領域（36）内にはNPNトランジ
スタ（23）、ダイオード（24）、抵抗（25）およびコン
デンサ（26）等が作られており、NPNトランジスタ（2
3）のコレクタ領域（36）と前記半導体基板（33）との
間にはN⁺型の埋込み領域（37）が形成されている。前記
エピタキシャル層（34）の表面には例えばCVD法により
シリコン酸化膜（38）が形成され、このシリコン酸化膜
（38）上には、第１層目の電極層（27）が形成されてい
る。またこの第１層目の電極層（27）を覆うように、例
えばPIX等の絶縁膜（39）が形成され、この絶縁膜（3
9）上に第２層目の電極層（28），（31），（32）が形
成されている。また電源ライン（40）およびグランドラ
イン（41）は、前記分離領域（35）上に設けられ、グラ
ンドライン（41）はこの分離領域（35）とオーミックコ
ンタクトしており、基板電位の安定化をはかっている。
また第１の配線（30）の両端には電源ライン（40）およ
びグランドライン（41）が設けられているので、マット
からの干渉を防止できる構成となっている。

次に、本構成に組み込む電子回路ブロックとマットとの
関係について述べる。ここでは第４図に示す２つの電子
回路ブロック、つまりイグニッションノイズ等のパルス
ノイズを除去するノイズキャンセラーブロック（51）
と、このブロックの後につながるステレオ信号をステレ
オ復調するマルチプレックスデコーダブロック（52）
が、組み込まれる。

このノイズキャンセラーブロック（51）の素子数は約27
0個であり、マルチプレックスデコーダブロック（52）
の素子数は約390個である。従って前者は100素子以下を
目安にして３つの部分に分け、Ａ〜Ｃまでのマットに夫
々を集積化してゆき、各マット間の機能は前述の如く１
層目及び２層目の電極層（30），（28），（31），（3
2）を設けて電子回路ブロックを実現している。また後
者も100素子以下を目安にして４つの部分に分け、Ｄ〜
Ｇまでのマットに夫々を集積化してゆき、各マット間の
機能は前述の如く１層目及び２層目の電極層を設けて電
子回路ブロックを実現している。更に前者と後者のブロ
ック間の接続も、１層目及び２層目の電極層を設けIC集
積回路を実現している。

次に第３図を参照して本発明の第２の実施例を詳述す
る。本実施例では、半導体チップ（61）上面を２点鎖線
で示す分割領域（62）を用いて実質的に同一形状で、第
１および第２の領域（63）（64）に２等分し、夫々の領
域（63）（64）に多数のマットを設けた点に特徴があ
る。この結果、マット数が多いので半導体チップ（61）
のレイアウトが第１の実施例よりやり易くなる利点を有
している。

具体的には、第１の領域（63）にはＡ〜Ｊの10個のマッ
トを形成し、第２の領域（64）にはＫ〜Ｔの10個のマッ
トを形成し、各マットの構成は第１の実施例と同様に、
マットを約100素子集積できる実質的に同一スペースに
し、各マット間は区画ライン（65）で区分している。

斯上した20個のマット内には第４図に示すAM/FMステレ
オチューナー用１チップICが形成される。第４図はこの
電子ブロック回路を説明するブロック図であり、FMフロ
ントエンドブロック（66）、FMIFブロック（67）、ノイ
ズキャンセラーブロック（51）、マルチプレックスデコ
ーダーブロック（52）、AMチューナーブロック（68）の
計５つの電子回路ブロックから構成されている。各回路
ブロックは周知のものであるが、その機能を簡単に説明
する。

先ずFMフロントエンドブロック（66）はFM放送の選局部
分であり、数十MHz〜数百MHzのFM放送信号を受信し、1
0.7MHzの中間周波信号に周波数変換するものであり、素
子数としては約250個を有するのでＫ〜Ｍのマットに集
積されている。

次にFM-IFブロック（67）は、この中間周波信号を増幅
し、その後検波しオーディオ信号を得るものであり、素
子数としては約430個を有するのでＥ〜Ｉのマットに集
積されている。続いてノイズキャンセラーブロック（5
1）は、イグニッションノイズ等のパルスノイズを除去
するもので、約270個の素子を有するのでＮ〜Ｐのマッ
トに集積されている。更にマルチプレックスデコーダー
ブロック（52）は、ステレオ信号をステレオ復調するブ
ロックであり、約390個の素子を有するためＱ〜Ｔのマ
ットに集積されている。

最後に、AMチューナーブロック（68）は、AM放送の選局
部分であり、アンテナ受信したAM放送信号を中間周波数
（450KHz）に変換し、検波してオーディオ出力を得るも
のであり、約350個の素子を有するのでＡ〜Ｄのマット
で集積される。

更には第５図Ａ、第５図Ｂおよび第５図Ｃに、夫々AMチ
ューナーブロック（68）、フロントエンドブロック（6
6）とFM-IFブロック（67）およびマルチプレックスデコ
ーダーブロック（52）を更にブロック化した図を示す。

先ず第５図ＡのAMチューナーブロック（68）内の局部発
振回路（OSC）（69）がマットＡに、混合回路（MIX）
（70）がマットＢに、自動利得制御回路（AGC）（7
1）、高周波増幅回路（RF）（72）および中間周波増幅
回路（IF）（73）がマットＣに、検波回路（DET）（7
4）がマットＤに実質的に集積され、第３図の如く電源
パッドV_CC1よりたこ足状に４本延在された第３の電源ラ
イン（75）を介し、Ａ〜Ｄのマットの第１の電源ライン
（76）にV_CCを供給している。またグランドパッドGND1
はマットＭとマットＮの間に設けられたたこ足状の４本
の電極（77）を介して一端分割領域（62）上の３点鎖線
で示す第２のグランドライン（78）に接続され、夫々の
第２のグランドライン（78）はＡ〜Ｄのマットの第１の
グランドライン（79）に接続されている。

次に第５図Ｂの高周波増幅回路（80）、混合回路（81）
および局部発振回路（82）で構成されるフロントエンド
ブロック（66）は、数μＶと極めて小さいレベルの信号
を扱うため、他の回路ブロック特にFM-IFブロック（6
7）からの干渉を嫌い、またこのブロック内にある局部
発振回路（82）がそれ自身発振し、不要輻射を発生させ
る。そのため特にFM-IFブロック（67）と離間させ、OSC
ブロックが一番干渉を嫌うため別の電源V_CC3,V_CC4,GND
3,GND4を用いている。

すなわちFM-IFブロック（67）と対角線状にあるＫ〜Ｍ
のマットに集積され、一番コーナとなるマットＫに局部
発振回路（82）を集積し、その両側には別のパッドV_CC4
およびGND4を通して第１の電源ライン（83）およびグラ
ンドライン（84）が設けてある。また他のL,Mのマット
は、V_CC3およびGND3を通して、夫々の第１の電源ライン
およびグランドライン（85），（86）が設けてある。

一方、中間周波増幅回路（87）、検波回路（88）および
Ｓメータ（89）等で構成されるFM-IFブロック（67）
は、Ｅ〜Ｉのマットに集積され、検波回路（88）がマッ
トＩに、Ｓメータ（89）等がマットＧに、更には中間周
波増幅回路（87）中のリミッタ回路およびミュート回路
等が、E,FとＧのマットに実質的に集積されている。

ここでは利得が80から100dBと極めて高いリミッタ回路
と信号レベルの大きい検波回路（88）、前記リミッタ回
路と信号レベルの大きいＳメータ（89）は帰還による発
振を生じ、検波回路（88）とＳメータ（89）は相互干渉
による特性悪化が生じるため、マットE,F,Gの第１の電
源ライン（90）は、一本の３点鎖線で示す第３の電源ラ
イン（75）に、マットH,Iの第１の電源ライン（91）
は、一本の第３の電源ライン（75）に接続されている。
またマットＪはユーザからのオプション回路を集積され
るものであり、これも一本の第３の電源ライン（75）に
接続されている。

またＥ〜Ｊのマットにある実線で示す第１のグランドラ
インは、グランドパッドGND1からたこ足状に延在されて
一端接続された第２のグランドライン（92）と、前述と
同様に接続されている。

また第１の電源ラインと第１のグランドラインを所定の
幅に離間させて配線領域（93）を設けている。この配線
領域（93）は、例えばマットＧとマットＨの間のよう
に、一点鎖線で示す２本の第１の配線（94）が設けられ
る幅に設定してある。ここでは図面の都合上２本の第１
の配線を設けたが、回路によってはこれ以上となる場合
もある。

この第１の配線（94）は前記第１の電源ライン及び第１
のグランドラインと同層の第１の電極層に設けられ、こ
の両端は黒丸で示したスルーホール（95）を介して破線
で示した第２層目に形成される第２および第３の配線
（96），（97）でマットＧおよびマットＨへ延在されて
いる。

続いて、第５図Ｃのマルチプレックスデコーダーブロッ
ク（52）の直流増幅回路（101）、デコーダ回路（10
2）、ランプドライバー回路（103）がマットＱとマット
Ｒに、また位相比較回路（104）、ローパスフィルタ回
路（105）、電圧制御発振器（106）および分周回路（10
7）等がマットＳとマットＴに実質的に集積されてい
る。また電源パッドV_CC2よりたこ足状に３本延在された
電極（108）は、AMチューナーブロック（68）とFM-IFブ
ロック（67）との間を通り、分割領域（62）上の第２の
電源ライン（109）へ一端接続される。そして１本がマ
ットＱとＲへ、１本がマットＳとＴへ、更に１本がノイ
ズキャンセラーブロック（51）となるＮ〜Ｐのマットへ
伸びている。

一方、グランドパッドGND2はたこ足状に３本の第３のグ
ランドライン（110）に接続され、前述と同様に、Ｎ〜
Ｐのマット、Q,Rのマット、S,Tのマットへ伸びている。

以上説明した如く、第１の実施例と同様に、第１の電源
ラインと第１のグランドラインで構成される区画ライン
によってＡ〜Ｊ、Ｋ〜Ｔのマットが区分されている。ま
たこの第１の電源ラインと第１のグランドラインが実質
的に櫛歯状に形成されているため、マット間のスペース
や周辺のスペースを有効に活用でき、チップ（61）周辺
のパッドV_CC1,GND1,GND2を最短距離でつなぐことができ
る。

次にFMフロントエンド（66）とFM-IFブロック（67）の
干渉対策について述べる。従来では個別ICを夫々使って
いたためセット基板上の問題であったが、今回は１チッ
プ化のために更にこの干渉が問題となったが次の対策に
より解決している。

先ず前述した如く、FMフロントエンドブロック（66）
は、数μＶと極めて小さいレベルの信号を扱うため、他
の回路ブロック特にFM-IFブロック（67）からの干渉を
嫌い、またこのブロック内に構成される局部発振回路
（69）がそれ自身発振し、不要輻射を発生させるため、
他のブロックと離間したり別の電源を設けたりする必要
がある。

これ等の理由により、先ずFMフロントエンドブロックと
FM-IFブロックを対角線上に設け、またこのブロックの
中の局部発振回路をマットＫに集積させ離間させた。次
にAMチューナーブロック（68）とFM-IFブロック（6
7）、FMフロントエンドブロック（66）とノイズキャン
セラーブロック（51）との間、すなわちマットＤとマッ
トＥ、マットＭとマットＮの区画ライン幅を広く取るこ
とでFMフロントエンドブロック（66）を他のブロック特
にFM-IFブロック（67）から遠ざけている。またマット
ＤとマットＥおよびマットＭとマットＮとの間に、電源
パッドV_CC2より第２の領域（64）へ延在される電極（10
8）とグランドパッドGND1より第１の領域（63）へ延在
される電極（77）とを設け、更に分割領域（62）上に第
２の電源ライン（109）と第２のグランドライン（7
8），（92）を設けている。従ってFMフロントエンドブ
ロック（66）は、隣接するFM-IFブロック（67）、AMチ
ューナーブロック（68）およびノイズキャンセラーブロ
ック（51）と分離され、特に電源ラインは不要輻射を防
止し、グランドラインは、分離領域とコンタクトしてい
るので基板電流を吸い出すことができ干渉を防止してい
る。

またこのFMフロントエンドブロック（66）の中の局部発
振回路（82）は、干渉を嫌うので、電源パッドV_CC4とグ
ランドパッドGND4を別に設け、外の回路は電源パッドV
_CC3とグランドパッドGND3で供給されている。

更にはFM-IFブロック（67）は、FM信号のAM部を除去す
るためのリミッタ回路を有し、この回路はマットＥとマ
ットＦで集積されている。このリミッタ回路に有るコン
デンサは基板ヘリークを生じ、このリーク電流がFMフロ
ントエンドへ流れ誤動作を起こす。そのためコンデンサ
をマットＥに一括し、このマットＥの左側辺の区画ライ
ンの第１のグランドライン（111）で集中的に吸い出し
ている。更にはこの第１のグランドライン（111）は、F
M-IFブロック（67）、マルチプレックスデコーダーブロ
ック（52）およびノイズキャンセラーブロック（51）の
外周辺に延在されて、これから生じるリーク電流も吸い
出している。また配線の都合上第３の電源ライン（7
5）、分割領域（62）上の第２の電源ライン（109）およ
び第２のグランドライン（78），（92）等は、黒丸で示
したスルーホールを介して、点線で示す第２層目の電極
層を介してクロスオーバーしている。特にAMチューナー
ブロック（68）は外のブロック回路と同時に動作しない
ので、AMチューナーブロック（68）とFM-IFブロック（6
7）を１つのパッドV_CC1を共用しており、このためクロ
スオーバーしている。またグランドパッドGND1も同様で
ある。

最後に本発明の特徴点を一例してみる。例えばAMチュー
ナーブロック（68）が不要であれば、Ａ〜Ｄのマット
に、マルチプレックスデコーダーブロック（52）となる
４つのマットをそのまま集積化し、余ったマットＱとマ
ットＲに例えばマットＩとＪを集積化する。従ってI,J,
S,Tのマットが余分となるので、このマットを削除すれ
ばマットの配置が四角形のチップ内に整然と収納するこ
とができる。ここではマット内の１層目の配線はそのま
ま使い、マット間の配線およびブロック間の配線のみを
考えれば良い。

またFM-IFブロック（67）の一部改良の際は、例えば改
良部となるマットＦのみを取り出して改良すれば良く、
他のマットE,G,Hはそのまま使うことができる。またユ
ーザのオプションとなる別のブロックを追加する時は、
全部のマットはそのまま使い、このブロックに必要な数
だけマットを追加すれば良いし、またここではマットＪ
をこのオプション用マットとしている。

つまり同一寸法のマットをマトリックス状に形成してあ
るため、入替え、追加、および削除が非常に容易とな
る。

（ト）発明の効果以上の説明からも明らかな如く、第１に区画ライン（1
4）で半導体チップ（11）上面を実質的に同一サイズの
多数のマットに分割し、複数の機能の異なる電子回路ブ
ロックを整数個のマットに収容すると、電子回路ブロッ
ク毎に並行して設計ができ、設計期間を大幅に短縮でき
る。また電子回路ブロックを一定の素子数で分割し、マ
ット毎の設計が行えるので、マット毎の並行設計もでき
る。また削除、追加および修正等の回路変更も電子回路
ブロック毎またはブロック毎に設計できるので、ブロッ
ク毎またはミット毎の変更のみで足り、IC全体の設計変
更が不要となる。更にはマットを基本ブロックとしてセ
ル化できるので、一般設計を終了すれば、この後の回路
変更の際、変更するマットのみの修正だけで、他のマッ
トはそのまま使え信頼性が非常に高くなる。

第２に、電源ライン（12）およびグランドライン（13）
を２層配線構造の１層目の電極層に形成し、マット内に
レイアウトする素子との配線を実質的に１層目の電極層
で実施できるので、マット間及び信号線の配線を配線領
域の１層目と２層目の電極層に集約でき、設計が非常に
簡単となる。

またマットＥを変更する場合、マットＥの両端にある配
線領域（18）を設けることで、マット間をつなぐ配線の
クロスを考えることなくマットＥの設計を行える。従来
ではマットＥからマットＤへ、マットＥからマットＦへ
延在される配線のクロスを防止するように、マットＥの
パターン配置を考えたが、本願はこのクロス防止につい
ては全く考える必要がない。つまり前記配線領域（18）
を使うだけで防止できるためである。

第３に、回路ブロックは、少なくともトランジスタ、ダ
イオード、抵抗およびコンデンサ等の多種の形状の異な
る回路素子で構成されているが、マットを一定の集積し
易いサイズに統一したことで、マット内への素子の配置
を実施するだけで、全体のレイアウトは無用となる様に
設けられるため設計が容易となる。

第４に、マットの側辺に設けた電源ライン（12）および
グランドライン（13）と第１の供給ライン（15）および
第２の供給ライン（16）とを櫛歯状に形成することによ
り、半導体チップ（11）に設けた電源パッドV_CCおよび
グランドパッドGNDを最短距離でつなぐことができる。

第５に、マット内に収容された素子間の配線は、原則と
して１層目に形成し、区画ライン（14）を超えて行うマ
ット間および電子回路ブロック間の配線は、配線領域の
１層目及び２層目を用いることができるので、マット内
の素子間の配線とマット間あるいは電子回路ブロック間
の配線を区別して設計でき、設計が極めて容易となる。

第６に、第２の実施例に示す如く、分割領域（62）を使
って多数のマットを２段に形成するので、第１の実施例
に比べてマットの配置の自由度が増し、設計が容易とな
る。またマットを２段構成にすることにより、チップの
形成を第１の実施例より正方形に近づけられるので、チ
ップ内の特性のばらつきおよび歪みが小さくなる。更に
マット数が多いので回路変更に際してもマットの配置の
変更が自由に行え設計の自由度が増加する。

第７に、分割領域（62）上に第２の電源ライン（109）
および第２のグランドライン（78），（92）を設けるこ
とで、第１の領域（63）上にあるマットと第２の領域
（64）上にあるマットとの干渉を阻止することができ
る。

第８に、第２の電源ライン（109）と第２のグランドラ
イン（78），（92）を実質的に第１層目に設け、他の第
１層目の電極と交差する領域を第２層目に設けること
で、第１の領域（63）と第２の領域（64）のマット間の
配線を可能とし、分割領域（62）に有効に活用できる。

第９に、第３の電源ライン（75）と第１の領域（63）の
第１の電源ラインを櫛歯状に配列し、第３のグランドラ
イン（110）と第２の領域（64）の第２の電源ラインを
櫛歯状に配列することにより、半導体チップ（61）に設
けた電源パッドV_CC1およびグランドパッドGND2を最短距
離でつなぐことができる。

第10に、第１の領域（63）上のブロック間に、電源パッ
ドV_CC2から分割領域（62）へ延在される電極（108）を
設け、また第２の領域（64）上のブロック間に、グラン
ドパッドGND1から分割領域（62）へ延在される電極（7
7）を設けることにより、この電極の両側に設けられた
ブロック相互の干渉を阻止できる。

またブロック相互の干渉防止のために、マットＤとマッ
トＥ、マットＭとマットＮとの間の幅の広い区画ライン
は、その上に電極（108），（77）を延在できるためチ
ップ（61）を有効に活用できる。

【図面の簡単な説明】

第１図は本発明の半導体集積回路の第１の実施例を示す
上面図、第２図Ａは本発明の半導体集積回路のマット領
域を示す上面図、第２図Ｂは第２図ＡにおけるA-A′線
の断面図、第３図は本発明の半導体集積回路の第２の実
施例を示す上面図、第４図は本発明の半導体集積回路に
組み込まれる電子回路ブロック図、第５図ＡはAMチュー
ナーブロックを説明する図、第５図ＢはFMフロントエン
ドブロックとFM-IFブロックを説明する図、第５図Ｃは
マルチプレックスデコーダーブロックを説明する図、第
６図は従来の半導体集積回路の上面図、第７図は第６図
におけるブロックｂとブロックｃの間の断面図である。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所 8832−4ＭＨ０１Ｌ 27/04 Ａ

Claims

【特許請求の範囲】

【請求項１】半導体チップの半導体層に位置付けられ、
実質的に同じサイズの形状が複数個で成る前記半導体層
内に形成される半導体素子の配置領域（マット）と、この配置領域（マット）の一側辺に設けられた電源ライ
ンと、この電源ラインと対向する前記配置領域（マット）の他
側辺に設けられたグランドラインと、回路の大きさが実質的に異なる機能別に分けられた複数
の電子回路ブロックより成るリニア電子回路の半導体素
子が前記配置領域（マット）内に形成されるリニア型の
半導体集積回路であって、前記機能別に分けられた電子回路ブロックの全ての半導
体素子は、前記配置領域（マット）を単位としてこの電
子回路ブロックの総半導体素子数を分割して得られる複
数個の配置領域（マット）に、実質的に形成され前記配
置領域（マット）の電源ラインとグランドラインの間に
配線領域を設けることを特徴とした半導体集積回路。
【請求項２】前記配線領域には、前記電源ラインおよび
グランドラインと平行に少なくとも１本の第１の配線が
設けられ、この第１の配線の一端とオーミックコンタク
トし、この配線領域と隣接するどちらか一方の配置領域
（マット）へ延在される第２の配線が設けられ、前記第
１の配線の他端とオーミックコンタクトし、前記配線領
域と隣接するどちらか一方の配置領域（マット）へ延在
される第３の配線が設けられる請求項第１項記載の半導
体集積回路。
【請求項３】前記電源ライン、グランドラインおよび第
１の配線は、第１層目の配線層に設けられ、前記第２の
配線および第３の配線は、第２層目の配線層に設けられ
る請求項第２項記載の半導体集積回路。