KR920005863B1 - 반도체 집적회로 - Google Patents

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가즈오 도미스까
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산요덴끼 가부시끼가이샤
이우에 사또시
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Abstract

내용 없음.

Description

반도체 집적회로
제1a도는 종래의 반도체 IC의 패터언 레이아우트(patteN layout)의 일예를 나타내는 개략적인 평면도.
제1b도는 제1a도 중의 1B-1B선에 따른 개략적인 단면도.
제2도는 본 발명의 1실시예에 의한 반도체 IC의 패터언 레이아우트를 개략적으로 나타내는 평면도.
제3a도는 제2도의 일부를 확대한 상세도.
제3b도는 제3a도중의 3B-3B선에 따른 단면도.
제4도는 AM-FM 스테레오 튜우너의 일예를 나타내는 회로블록도.
제5a도는 AM 튜우너 블록의 상세를 나타내는 서브블록도.
제5b도는 FM 프론트 엔드 블록(front end block)과 FM-IM 블록의 상세를 나타내는 서브블록도.
제5c도는 멀티플렉스 디코우더 블록(multiplox decorder block)의 상세를 나타내는 서브블록도.
제6도는 가늘고 긴 복수의 더미아일랜드(dummy island)의 배열을 나타내는 개략적인 평면도.
제7a도, 제7b도, 제7c도, 제7e도는 본 발명에 의한 각종의 시일도(shield) 전극구조를 개략적으로 도해하는 단면도.
제8a도는 본 발명의 또하나의 실시예에 의한 반도체 IC의 개략적인 평면 부분도.
제8b도는 제8a도중의 8B-8B선에 따른 단면도.
제8c도는 제8a도중의 8C-8C선에 따른 단면도.
제9도는 본 발명의 다른 또하나의 실시예에 의한 반도체 IC의 개략적인 평면 부분도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체칩 2,2a,2b,2c : 전원선
3,3a,3b,3c : 접지선 4 : 구획벨트
5,5c,5c1,5c2,5c3: 전원선 6,6a,6a1,6a2,6a3: 접지선
7,7a,7b : 인터블록선 10 : 트랜지스터
11 : 다이오우드 12 : 저항
13 : 캐패시터 15 : p-반도체 기판
16 : 에피택셜층(epitaxial) 17 : P+분리영역
18 : 아일랜드 19 : N+영역
20 : 실리콘 산화막 21,22 : 절연층
25 : FM 프론트 엔드 블록 26 : FM-IF 블록
27 : 노이즈 캔슬러 블록 28 : 멀티플렉스 디코우더 블록
29 : AM 튜우너블록 30 : 더미 아일랜드
40,40a,40b : 분할영역 45 : 발진회로
46 : 혼합회로 47 : 자동이득 제어회로
48 : 고주파 증폭회로 49 : 중간주파 증폭회로
50 : 검파회로 51 : 고주파 증폭회로
52 : 혼합회로 53 : 발진회로
54 : 중간주파 증폭회로 55 : 검파회로
56 : S 미터 57 : 직류 증폭회로
58 : 디코우더 회로 59 : 램프 드라이버 회로
60 : 위상 비교회로 61 : 로우패스필터
62 : 전압제어 발진기 63 : 분주회로
64 : 검지회로 70,70a,70b : 시일드전극
101 : 반도체칩 102 : P-반도체기판
103 : 에피택셜 N층 104 : P+분리영역
105 : 산화막 106 : 접지선
107 : 전원선 108 : 인터블록선
본 발명은 반도체 IC(접적회로)에 관하여 특히 반도체 IC의 패터언 레이아우트 및 도체구조의 개선에 관한 것이다.
제1a도는 종래의 반도체 IC의 패터언 레이아우트의 일예를 나타내는 개략적인 평면도이며, 제1b도는 제1a도중의 lB-lB선에 따른 개략적인 단면도이다. 이들 도면을 참조하면 반도체칩(Chip)(101)은 회로블록(1a)로부터 (lf)를 포함하고 있다. 이들 회로블록의 각각은 P-반도체기판(102)상의 에피택셜(epitaxial)N층(103)내에 형성되어 P+분리영역(104)에 의해 둘러 싸여 있다. 에피택셜층(103)은 산화막(105)에 의해 덮여있다.
접지선(l06)은 산화막(105)를 관통해서 P+분리영역(104)에 오옴접속(Ohmic Contact) 되어있고, 이에의해 P+분리영역(104) 및 P-기판(102)가 접지 전위에 안정화 되어었다. 접지선(106)의 다발은 반도체칩(l01)의 좌측에 마련된 그라운드 본딩 패드(ground bondingpad)(GND)로부터 반도체칩의 중앙부를 통과하도록 뻗어있고, 이 다발로부터 회로블록(la)∼(lf)로 대응하는 접지선(106)이 분배되어 있다. 전원선(l07)은 반도체칩(101)의 우측에 마련된 전원 본딩 피드(Vcc)로부터 반도체칩(101)의 주위를 통과하여 대응하는 회로블록에 접속되어 있다.
그런데 회로블록(la)∼(lf)는 일반적으로 처리하는 신호의 주파수 및 진폭레벨에 있어서 서로 다르고, 또 그들의 기능에 있어서도 서로 다르다.
즉 회로블록(la)∼(lf)는 서로 다른 회로소자수를 갖고 있으며, 서로 다른 면적을 점유하고 있다. 따라서 다른 면적을 갖는 회로블록(la)∼(lf)를 보다 적은 면적내에 효율적으로 배치하는 것은 용이한 일이 아니다. 또 회로블록(la)를 수정된 회로블록(회로블록(la)와 다른 면적을 갖는) 바꿔넣거나 새로운 회로블록을 추가하는 경우, 그들회로 블록을 보다 적은 면적내에 보다 효율적으로 배치하기 위해 모든 회로블록(la)∼(lf)를 재배열하지 않으면 않되는 경우가 종종 있다.
또한 회로블록을 배열하는 경우 이들회로 블록이 점유하는 전체면적을 적게하는 것이 바람직할뿐 아니라 회로블록 상호간의 소망하지 않는 상호간성을 최소화하도록 고려하지 않으면 안된다.
따라서 예를들면 사용자의 희망에 따라 어떤 IC 장치의 일부를 변경하는 경우, 회로블록 패터언을 근본적으로 재설계하지 않으면 안되는 일이 많고, 시간과 비용이 많이 필요하게 된다.
또한 회로블록간의 신호선이나 피이드백선과 같은 인터블록라인(inter block line)(108)은 고주파신호를 처리하는 회로블록으로부터의 소망하지 않는 복사에 의한 간섭을 받을 염려가 있다. 인터블록라인(108)은 제1a도에 있어서, 도면의 간략화를 위해 회로블록(la)와 (lb)사이에만 예시하고 있다.
또한 인터블록라인(108) 전원선(107) 및 접지선(106)에 있어서의 상호간의 입체교차를 고려하지 않으면 안되고, 도체패터언의 설계가 복잡해 진다.
상술한 바와같은 선행기술을 감안하여 본 발명의 목적은 여러가지 종류의 커스텀IC(custom IC)에 응용 가능한 패터언 레이아우트를 갖는 반도체 IC를 제공하는 일이다.
본 발명의 또하나의 목적은 회로 블록간의 상호 간섭이 저감된 반도체 IC를 제공하는 일이다.
본 발명의 다른 또하나의 목적은 반도체 패터언의 설계가 용이한 도체구조를 갖는 반도체IC를 제공하는 일이다.
본 발명의 하나의 특색은 반도체 IC는 반도체칩상에 형성되어 있고, 복수의 회로소자를 포함하고 또한 실질적으로 같은 크기의 복수의 매트(mat)영역과 그들 매트를 서로 떼어넣는 구휙영역과 구획영역(4)의 각각 위에 배치된 한쌍의 전원선 및 접지선과 매트간을 상호접속하기 위한 인터매트선과 인터대트선을 시일드하는 시일드 전극과를 포함하고, 반도체칩상에 형성되어 있는 전자회로는 서로 다른 기능을 갖는 회로블록을 포함하지만 전자회로는 회로블록을 단위로 해서가 아니라 매트를 단위로 해서 설계되어 있다.
본 발명의 또하나의 특색은 반도체 IC는 반도체칩상에 형성된 기능이 서로 다른복수의 회로블록과 그들회로블록에 전력을 공급하기 위한 전원선 및 접지선과 회로블록간을 상호 접속하는 인터블록선과를 갖추고, 전원선은 상호접속된 제1층의 전원선과 제2층의 전원선을 포함하고, 제1층의 전원선은 같은층의 인터블록선을 통과시키기 위해 소망의 개소에서 잘라내져 있고, 전원선의 연속성은 제2층의 전원선에 의해 유지되어 있고, 접지선도 상호접속된 제1층의 접지선과 제2층의 접지선을 포함하고 제1층의 접지선은 같은층의 인터블록선을 통과시키기 위해 소망의 개소에서 잘라내져 있고, 접지선의 연속성은 제2층의 접지선에 의해 유지되고 있다.
본 발명의 다시 또 하나의 특색은 반도체 IC는 반도체칩 상에 형성된 기능이 서로 다른 복수의 회로블록과 회로블록에 전력을 공급하기 위한 전원선 및 접지선과 회로블록을 상호 접속하는 인터블록선을 갖추고 전기 인터블록선은 제1층의 인터블록선과 제2층의 인터블록선을 포함하고, 전기 전원선은 상호접속된 제1층의 전원선, 제2층의 전원선 및 제3층의 전원선을 포함하고, 제1층의 전원선은 제1층의 인터블록선을 통과시키기 위해 소망의 개소에서 잘라내져 있고, 제2층의 전원선은 제2층의 인터블록선을 통과시키기 위해 소망의 개소에서 잘라내져 있으며, 접지선도 상호접속된 제1층의 접지선, 제2층의 접지선 및 제3층의 접지선을 포함하고, 제1층의 접지선은 제1층의 인터블록선을 통과시키기 위해 소망의 개소에서 잘라내져있고, 제2층의 접지선은 제2층의 인터블록선을 통과시키기 위해 소망의 개소에서 잘라내져 있어, 그것에 의해 인터블록선의 2계층 교차가 전원선 및 접지선의 영역내에서 가능하게 되어있다.
제2도를 참조하면, 본 발명의 일실시예에 의한 반도체 IC의 표면패터언이 개략적으로 나타나 있다.
반도체칩(1)은 2점 사슬금으로 표시한 분할영역(40)에 의해 제1과 제2의 영역(41),(42)로 분할되어 있다.
제1의 영역(41)에는 구휙벨트(4)에 의해 서로 떨어진 매트영역(A)로부터 (J)가 마련되어 있고, 그들 매트(A)-(J)의 각각내에 복수의 회로소자(도시하지 않았음)가 형성되어 있다. 구획벨트(4)의 각각 위에는 통상은 서로 평행인 전원선(2)와 접지선(3)이 마련되어 있다. 매트(A)-(J)의 각각에는 그 좌측에 인접하는 전원선(2)와 우측에 인접하는 접지선(3)이 제공된다.
따라서 왼쪽끝의 매트(A)의 좌측에는 하나의 전원선(2)반이 존재하고, 오른쪽 끝의 매트(J)의 우측에는 하나의 접지선(3)만이 존재한다. 같은 모양으로 제2의 영역(42)에는 매트(K)로부터 (T)가 마련되어 있다.
제1의 영역(41)은 제1의 부가적인 불할영역(40a)에 의해 매트(A)-(D)를 포함하는 제1의 서브영역과매트(E)-(J)를 포함하는 제2의 서브영역으로 다시 분할되어 있다.
같은모양으로 제2의 영역(42)는 제2의 부가적인 분할영역(40b)에 의해 매트(K)-(M)을 포함하는 제3의 서브영역과 매트(N)-(T)를 포함하는 제4의 서브영역으로 다시 분할되어 있다.
매트(A)-(J)에 따른 전원선(2)의 각각은 반도체칩(1)의 상변을 따라 옆방향으로 뻗은 전원선의 다발(5a)중의 하나의 선에 접속되어 있다. 전원선의 다발(5a)는 2계층 교차를 가능케하기 위해 점점으로 표시된 제2도체층 중의 도체를 포함하고 있다.
매트(A)-(J)에 따른 접지선(3)의 각각은 분할영역(40)의 상변을 따라 옆방향으로 뻗은 접지선의 다발(6a)중의 하나의 선에 접속되어 있다. 접지선의 다발(6a)는 2계층교차를 가능케 하기 위해 점점으로 표시된 제2도체층중의 도체를 포함하고 있다. 접지선의 다발(6a)는 제2의 부가적 분할영역(40b)에 따라 세로방향으로 뻗은 또 하나의 접지선의 다발(6b)를 거쳐 제1의 접지패드(GND 1)에 접속되어 있다. 세로방향의 접지선의 다발(6b)도 2계층교차를 가능케하기 위해 점점으로 표시된 제2도체층중의 도체를 포함하고 있다. 같은 모양으로 제2영역(42)내의 매트(N)-(T)에 따른 전원선(2)의 각각은 분할영역(40)의 하변에 따라 옆방향으로 뻗은 전원선의 다발(5b)내의 하나의 선에 접속되어 있다.
전원선의 다발(5b)는 제1의 부가적인 분할영역(40a)에 따라 세로방향으로 뻗은 또하나의 전원선의 다발(5c)를 거처 제2의 전원패드(Vcc2)에 접속되어 있다.
매트(N)-(T)에 따른 접지선(3)의 각각은 반도제칩(1)의 하변을 따라 옆방향으로 뻗은 접지선의 다발(6c)내의 하나의 선에 접속되어 있다. 접지선의 다발(6c)는 제2의 접지패드(GND2)에 접속되어 있다.
다른 회로블록과의 상호간섭을 발생시키기 쉬운 회로블록이 매트(K)-(M)내에 형성되는 경우, 매트(K)-(M)에 따른 전원선(2)의 각각은 제1 및 제2의 전원패드(Vcc1),(Vcc2)와 별개로 마련된 제3 또는 제4의 전원패드(Vcc3), 또는 (Vcc4)에 접속되어도 좋다.
매트(K)-(M)에 따른 접지선(3)의 각각도 제1 및 제2의 접지패드(GND1),(GND2)와 별개로 마련된 제3 및 제4의 접지패드(GND3) 또는 (GND4)에 접속되어도 좋다.
누설전류를 발생하기 쉬운 다수의 캐패시터가 패트(E)내에 형성되는 경우 그 누설전류를 흡수하도록 매트(E)의 좌측변을 따라 전원선(2)가 아니고 접지선(3f)를 마련해도 좋다.
이 접지선(3f)는 반도체칩(1)의 주위를 시계방향으로 뻗어서 제2의 접지패드(GND2)에 접속할 수 있다. 매트(A)-(T)는 실질적으로 동일한 장방형의 형상과 크기를 갖고 있다. 예를들면 각 매트의 짧은쪽 변은 6개의 바이포울러트랜지스터(bipolar transistor)를 나란히 세울수 있는 길이로 설정한다.
각 매트의 긴쪽변은 설계에 있어서 취급이 편리한 약 100개의 회로소자를 그 매트가 포함할 수 있는 길이로 설정된다. 그리나 매트의 크기는 IC 장치에 조립된 회로 블록에 따라 바람직한 회로소자수를 포함할 수있는 크기로 설계할 수 있다. 제2도에 있어서 매트(A)-(T)는 도체에 비해 축소된 크기로 표시되어 있다.
각 매트내에는 트랜지스터, 다이오우드, 저항 및 캐패시터 등의 회로소자를 집적할 수가 있고, 그들 회로소자는 통상의 PN 접합에 의해 상호분리 되어있다. 회로소자간의 상호접속은 실질적으로 제1층내의 도체에 의해 행해지고, 2계층 교차를 가능케 하기 위해 부분적으로 제2층중의 도체가 이용될 수 있다.
제3a도를 참조하면, 매트(B)의 근방이 확대된 평면도로서 부분적으로 표시되어 있다. 1점 사슬금으로 표시된 전원선(2) 접지선(3) 및 매트내의 회로소자간을 접속하는 도체(8)은 제1도체층 내에 존재하고 있다. 예를들면 매트간의 신호선이나 피이드백선과 같은 인터매트선(7)은 실선으로 표시되어 있고, 제2도 체층내에 존재하고 있다.
제2도에 있어서는 도면의 명료화를 위해, 2개의 인터매트선 만이 예시되어 있다. 제1층 중의 도체(2)(3)(8)과 제2층중의 도체(7)과는 "X"표로 표시된 접속영역을 거처 접속할 수가 있다. 매트(B)는 좌측의 전원선(2)와 우측의 접지선(3)의 사이에 있고, 매트(B)내에는 점선으로 표시된 트랜지스터(10) 다이오우드(11) 저항(12) 및 캐폐시터(13)등으로 회로소자가 형성되어 있다. 이들 회로소자(10)-(l3)은 도면의 명료화를 위해 대강 표시되고 있지만 실제는 고밀도로 집적되어 있다.
제3b도를 참조하면, 제3a도중의 3B-3B선에 따른 단면이 개략적으로 표시되어 있다.
P--반도체기판(15)에 N형의 에피택셜층(16) 이 형성되어 있다. 에피 택셜층(16)내에는 P+분리영역(17)에 의해 둘러싸인 다수의 아일랜드(island)(18)이 형성되어 있다.
NPN 트랜지스터(10) 다이오우드(11) 저항(12) 및 캐패시터(13)등의 각각은 그들 아일랜드(18)의 한개내에 형성되어 있다. NPN 트랜지스터(10)의 콜렉터(collector) N영역(18)과 P-기판과의 사이에 매립 N+영역(19)가 형성되어 있다.
에피택셜층(16)은 예를들면 CVD(화학기상 석출)법에 의해 형성된 실리콘 산화막(20)에 의해 덮여있다.
실리콘 산화막(20)위에는 제1층중의 도체(2),(3),(8)이 형성되어 있고, 그들은 폴리아이드계 수지 등의 절연막(21)에 의해 덮여있다.
그리하여 절연막(21)위에 제2층중의 도체(7)이 형성되어 있다. 전원선(2)와 접지선(3)은 P+분리영역(17)의 위쪽에 마련되어 있다. 접지선(3)은 그 길이 방향에 따라 실리콘 산화막(20)을 관통해서 P+분리영역(17)과 오옴접속 되어있고, 그것에 의해 기판(15)를 접지전위에 안정화 시키고 있다.
다음에 제2도의 반도체칩에 조립되는 전자회로 블록과, 매트(A)-(T)와의 관계의 일에를 설명한다. 제4도를 참조하면, AM/FM 스테레로 튜우너의 일예가, 회로 블록도로 표시되어 있다.
FM 프론트엔드 블록(25)는 약 250개의 회로소자를 포함하고 수 10MHz로부터 수 100MHz의 FM 방송신호를 수신해서 10.7MHz의 중간주파수신호로 변환한다. FM-IF 블록(26)은 약 430개의 회로소자를 포함하고, 중간 주파수 신호를 증폭함과 아울러, 검파해서, 음성신호를 얻는다.
노이즈 캔슬러(noise canceller) 블록(27)은 약 270개의 회로소자를 포함하고 있고, 이그니션 노이즈 등의 펄스노이즈(pulee noise)등을 제거한다. 멀티플렉스 디코우더 블록(28)은 약 390개의 회로소자를 포함하고 있고, 스테레오 복합신호를 좌우 채널 신호로 나누어 스테레오 신호를 출력한다. AM 뉴우너 블록(29)는 약 350개의 회로소자를 포함하고, 수신한 AM 신호를 중간 주파수(450KHz)로 변환하여 그리고 검파해서 음성출력을 얻는다.
제2도의 반도체칩(1)내에는 제4도의 AM-FM 스테레오 튜우너의 모든 회로블록(25)-(29)를 접적화할수 있다. 약 250개의 회로소자를 포함하는 프론트 엔드 블록(25)은 100개 이하의 회로소자를 포함하는 3개부분으로 나누어져 이들 3개 부분의 각각이 매트(K),(L),(M)의 하나안에 형성된다. 약 430개의 회로소자를 포함하는 FM-IF 블록(26)은 매트(E),(F),(G),(H),(I) 내에 형성된다. 약 270개의 회로소자를 포함하는 노이즈 캔슬러 블록(27)은 매트(N),(O),(P)내에 형성된다. 약 390개의 회로소자를 포함하는 멀티플렉스 디코우더 블록(28)은 매트(Q),(R),(S),(T)내에 형성된다. 그리고 약 350개의 회로소자를 포함하는 AM 튜우너 블록(29)는 매트(A),(B),(C),(D)내에 형성된다.
제5a도, 제5b도, 제5c도를 참조하면, AM 튜우너 블록(29) FM 프론트 엔드 블록(25) FM-IF 블록(26) 및 멀티플렉스 디코우더 블록(28)의 각각이 복수의 회로 서브블록으로 표시되어 있다. 제5a도의 AM튜우너 블록(29)내의 발진회로(45)가 매트(A)내에 형성되어 있다. 혼합회로(46)은 매트(B)내에 형성되어있다. 자동이득 제어회로(47) 고주파 증폭회로(48) 및 중간 주파 증폭회로(49)는 매트(C)내에 형성되어 있다. 그리고 검파회로(50)이 매트(D)내에 형성되어 있다. 매트(A)-(D)의 각각에 따른 전원선(2)는 반도체칩(1)의 상변을 따라 뻗어있고, 또한 제1의 전원패드(Vcc1)에 접속된 전원선의 다발(5a)내의 하나의 선에 접속되어 있다. 매트(A)-(D)의 각각에 따른 접지선(3)은 분할영역(40)의 상변에 따라 변은 접지선의 다발(6a)내의 하나의 선에 접속되어 있다.
분할영역(40)위의 각 접지선(6a)은 제1의 접지패드(GND1)로부터 매트(M)과 (N)의 사이의 제2의 부가적 분할영역(40b)를 따라 분할영역(40)을 향해 뻗은 접지선의 다발(6b)내의 하나에 접속되어 있다.
제5b도에 나타내는 바와같이 FM 프론트 엔드 블록(25)는 고주파 증폭회로(51) 혼합회로(52) 및 발진회로(53)을 포함하고 수 μV와 같은 대단히 낮은 레벨의 신호를 처리한다. 따라서 FM 프론트 엔드 블록(25)는 다른 회로 블록 특히 FM-IF 블록(26)으로부터 악영향을 받기쉽고, 종래 FM 프론트 엔드 블록(25)와 FM-IF 블록(26)은 다른 반도체칩에 형성되어 있었다.
한편 FM 프론트 엔드 블록(25)내의 발진회로(53)은 소망하지 않는 복사를 발생시켜 다른 회로블록에 대해서 악영향을 미칠 염려가 있다. 따라서 FM 프론트 엔드 블록(25)가 형성되는 매트(K)-(M)은 FM-IF 블록(26)이 형성되는 매트(E)-(I)로부터 반도체칩(1)의 대각선 방향에 충분히 떨어지게 되어있다. FM 프론트 엔드 블록(25)내의 발진회로(53)은 다른 회로블록과의 상호간섭을 피하기 위해 반도체칩(1)의 좌하구석에 있는 매트(K)내에 형성되어 있다.
또한 매트(K)를 위해 마련된 전원선(2)와 접지선(3)은 다른 매트와의 상호간섭을 피하기 위해 전용의 제4의 전원 패드(Vcc4) 및 전용의 제4의 접지패드(GND4)에 각각 접속되어 있다. 매트(L),(M)의 각각에 따른 전원선(2)와 접지선(3)은 각각 제3의 전원패드(Vcc3)과 제3의 접지패드(GND3)에 접속되어 있다.
한편 FM-IF 블록(26)은 중간주파 증폭회로(54) 및 S 미터(56)을 포함하고 있다. 검파회로(55)는 매트(I)내에 형성되고, S 미터(56)이 매트(G)내에 형성되어 있다.
그리하여 중간주파 증폭회로(54)에 포함되는 리미터 회로나 뮤우팅 회로등이 매트 (E),(F),(G)내에 형성된다. 그런데 매트(E)-(G)내의 중간주파 증폭회로(54)에 포함되는 리미터 회로는 80∼100dB의 대단히 높은 이득을 갖고있다. 다른 한편 매트(I)내의 검파회로(55)와 매트(H)내의 S 미터(56)은 높은 신호레벨을 갖고있다.
따라서 검파회로(55)와 S 미터(56)으로부터 중간주파 증폭회로(54)에의 바라지않는 피이드백 신호가 발진을 발생시킬 염려가 있다. 이 발진은 검파회로(55)와 S 미터(56)의 특성에 악영향을 미친다. 여기서 그와같은 악영향이 발생하지 않도록 하기위해 중간주파 증폭회로(54)를 포함하는 매트(F)와 (G)에 따른 2개의 전원선(2)는 반도체칩(1)의 상변을 따라 전원선의 다발(5a)중의 하나의 선에 접속되어 있고, S 미터(56)을 포함하는 매트(I)와 검파회로(55)를 포함하는 매트(H)에 따른 2개의 전원선(2)는 전원선의 다발(5a)내의 또 하나의 선에 접속되어 있다. 또 사용자가 바라는 옵셔널(optional) 회로가 형성되는 매트(J)에 따른 전원선(2)는 전원선의 다발(5a)내의 다른 또하나의 선에 접속되어 있다.
같은 모양으로, 매트(F)와 (G)에 따른 2개의 접지선(3)은 분할영역(40)위의 접지선의 다발(6a)내의 하나의 선에 접속되어 있고, 매트(H)와 (I)에 따른 두개의 접지선(3)은 접지선의 다발(6a)내의 또하나의 선에 접속되어 있다.
그리하여 매트(J)에 따른 접지선(3)은 다발(6a)내의 다시 또하나의 선에 접속되어 있다.
제5c도의 멀티플렉스 디코우더 블록(28)에 포함되는 직류증폭회로(57) 디코우더회로(58) 및 램프 드라이버회로(59)가 매트(Q)와 (R)내에 형성된다. 나머지 위상비교회로(60) 로우패스 필터(61) 전압제어 발진기(62) 본주회로(63) 및 검지회로(64)는 매트(S)와 매트(T)내에 형성된다. 매트(Q)와 (R)에 따른 두개의 전원선(2)는 분할영역(40)의 하변을 따라서 뻗은 전원선의 다발(5b)내의 하나의 선에 접속되어 있고, 다른한편, 매트(S)와 (T)에 따른 두개의 전원선(2)는 전원선의 다발(5b)내의 또 하나의 선에 접속되어 있다. 노이즈 캔슬러 블록을 포함하는 매트(N),(O),(P)에 따른 3개의 전원선(2)는 다발(5b)내의 다시 또하나의 선에 접속되어 있다. 다발(5b)내의 각선은 제1전원패드(Vcc1)에 인접하는 제2의 전원패드(Vcc2)로부터 매트(D)와 (E)와의 사이의 제1의 부가적 분할영역(40a)에 따라서 분할영역(40)을 향해서 뻗은 접지선(5c)중의 하나에 접속되어 있다.
매트(N)-(R)에 따라 5개의 접지선(3)은 제2의 접지패드(GND2)로부터 반도체칩(1)의 하변을 따라 뻗은 접지선의 다발(6c)내의 하나의 선에 접속되어 있고, 매트(S)와 (T)에 따른 두개의 접지선(3)은 다발(6c)내의 또하나의 선에 접속되어 있다.
제1의 전원패드(Vcc1)의 이웃에 별개의 제2의 전원패드(Vcc2)를 마련하고, 또한 같은모양으로 제1의 접지패드(GND1)의 이웃에 별개의 제2의 접지패드(GND2)를 마련하고 있는것은 회로 블록간의 상호간섭을 감소시키기 위한 것이다. 제1과 제2의 전원패드(Vcc1)과 (Vcc2)의 각각은 금속세선에 의해 하나의 전원리이드(도시하지 않았음)에 접속되어 있다. 따라서 제1과 제2의 전원패드(Vcc1)과 (Vcc2)의 어느한쪽에 있어서 펄스노이즈가 발생해도 그들 2개의 금속세선의 임피이던스에 의해 감쇠되기 때문에 다른쪽의 전원패드에 영향을 적게할 수가 있다. 같은모양으로, 제1과 제2의 접지패드(GND1)과 (GND2)의 각각은 금속세선에 의해 하나의 접지리이드(도시하지 않았음)에 접속되어 있다.
제6도를 참조하면, 분할영역(40)내 및 제1과 제2의 부가적 분할영역(40a)(40b)내에 형성된 가늘고 긴 더미 아일랜드의 다발(30)을 개략적인 평면도로 나타내고 있다.
이 도면에 있어서 매트는 상대적으로 축소된 크기로 표시되어 있다. 더미 아일랜드(30)은 제3b도에 있어서의 아일랜드(l8)과 마찬가지로 P+분리영역(17)에 의해 상호 분리되어 있으나, 더미 아일랜드(30) 내에는 아무런 회로소자도 형성되지 않는다.
이들 더미 아일랜드의 다발(30)은 분할영역(40)과 제1 및 제2의 부가적 분할영역(40a)(40b)에 의해서 분할된 제1 내지 제4의 서브영역 간에서 누설전류가 흐르는 것을 PN 접합 장벽으로 저지하고, 그들 서브영역내에 형성된 회로블록간의 누설전류에 의한 상호간섭 방지에 기여한다.
제6도에 있어서 다발(30)은 4개의 가늘고 긴 더미 아일랜드를 포함하고 있지만, 임의의 수의 더미 아일랜드를 포함시킬 수 있다.
제2도의 반도체 IC에 있어서 만일 AM 튜우너 블록(29)가 불필요하면 멀티플렉스 디코우더 블록(28)을 매트(Q)-(T)로부터 매트(A)-(D)로 옮길 수가 있다. 그 경우 멀티플렉스 디코우더 블록(28)내의 회로소자나 도체의 배치를 전혀 바꿀필요가 없고, 회로블록간의 도체만을 재배열하면 된다. 같은 모양으로 매트(I)와 (J)내의 회로를 반 매트(Q)와 (R)로 옮기면 우단의 4개의 매트(I),(J),(S),(T)가 불필요하게 되어 삭제할 수가 있다. 또 예를들면 FM-IF 블록(26)의 매트(F)내만을 개선하는 경우, 매트(J)에 대해서만 재설계를 하면되고, 다른매트는 하등 변경을 필요로 하지않고, 높은 신뢰성을 유지할 수가 있다.
또한 사용자가 옵셔널 매트(J)에 추가해서 다시 부가적인 회로블록을 원할때 필요한 수만큼의 매트를 추가하면 된다.
즉 본 발명에 의하면, 반도체칩 상에 실질적으로 동일한 크기의 매트가 라인형 또는 매트릭스형으로 배치되기 때문에 회로블록의 변경, 추가 및 삭제를 용이하게 행할 수가 있다. 따라서 대규모의 전자회로에 사용되는 회로블록을 개별적으로 설계해서 저장해 둘 수가 있기 때문에 대규모 전자회로의 설계시간이 대폭 단축될 수가 있다.
다음에 매트간의 시일드된 인터매트선(7)에 대해 설명한다.
제2도에 있어서 매트(H)와 (N)의 사이 및 매트(E)와 (M)의 사이의 인터매트선(7)이 예시되어 있다. 이들 인터매트선(7)을 시일드하는 시일도 전극(70)은 사선으로 표시되고 있다.
매트(H)내의 점, (7a)로부터 세로의 전원선의 다발(5c) 가까이의 점(7b)까지 뻗은 인터매트선(7)의 세그먼트(7a)-(7b)는 분할영역(40)에 따른, 옆 방향의 접지선(6a)의 사이에서 넓혀진 터 위에 제1도체층중의 도체에 의해 형성되어 있다.
점(7b)로부터 접(7c)간의 세그먼트(7b)-(7c)도 제-1도체층 중의 도체에 의해 형성되어 있고, 접지선의 다발(6a)의 제2층도체 부분의 아래쪽을 통과하고 있다. 점(7c)로부터 매트(N)내의 점(7d)까지의 세그먼트(7c)-(7d)는 분할영역(40)상의 옆방향의 전원선의 다발(5b)를 크로스 오우버하기 위해 제2층중의 도체로 형성되어 있다.
매트(E)와 매트(M)을 접속하는 인터매트선(7)은 분할영역(40)상의 공간만이 아니고 제1의 부가적 분할영역(40a)상의 공간도 이용해서 마련되어 있다. 매트(E)내의 접(7e)로부터 제1의 부가적 분할영역(40a)상의 점(7f)로 뻗은 세그먼트(7e)-(7f)는 세로의 전원선의 다발(5c)를 크로스 오우버하기 위해 제2층중의 도체에 의해 형성되어 있다. 점(7f)와 (7g)와의 사이의 세그먼트(7f)-(7g)는 제1층내의 도체로 형성되어있고, 분할영역(40)에 따른 옆방향의 접지선의 다발(6a)의 제2층 도체부분의 아래쪽을 통과하고 있다. 점(7g)로부터 (7h)까지의 세그먼트(79)-(7h)는 세로의 접지선의 다발(6b)를 크로스 오우버하기 위해 제2층중의 도체에 의해 형성되어 있다.
점 7h로부터 매트(M)내의 점(7i)까지의 세그먼트(7h)-(7i)는 제1층의 도체로 형성되어 있다. 즉 인터매트선(7)의 제1층 도체부분의 대부분은 시일드전극(70)에 의해 덮여있다.
제7a도, 제7b도, 제7c도, 제7d도 및 제7e도를 참조하면 제2도중의 X-X선에 따른 단변이 각종 대신할 수 있는 시일드 전극 구조와 함께 개략적으로 도해되어 있다.
제7a도에 있어서 하나의 더미 아일랜드(30)의 위쪽에 인터매트선(7)이 형성되어 있고, 그들 사이에 제1의 절연층(20)이 개재하고 있다. 인터매트선의 양쪽에는 제1층의 시일드 전극(70a)가 마련되어 있다. 인터매트선(7)과 제1층의 시일드 전극(70a)는 제2의 절연층(2l)에 의해 덮여있다.
제2의 절연층(21)위에는 제2의 시일도 전극(70b)가 인터매트선(7)과 제1층의 시일드 전극(70a)를 다시 덮도록 형성되어 있다. 제2층의 시일드 전극(70b)는 제2의 절연층(21)의 열린구멍을 거처 제1층의 시일드 전극(70a)와 접속되어 있다. 이들 시일드 전극(70a)(70b)는 전원전위 또는 접지전위와 같은 일정전위에 접속되어도 좋다.
시일드 전극(70a)(70b)는 위쪽이나 옆으로부터의 소망하지 않는 복사에 의한 간섭으로부터 인터매트선(7)을 보호하도록 작용한다.
제7b도의 시일드 전극구조는 제7a도의 그것과 유사하지만 제1층의 시일드 전극(70a)가 제1의 절연층(20)의 열린구멍을 거처서 N형의 더미 아일랜드(30)과 오옴접속되어 있다.
더미 아일랜드(30)은 인터매트선(7)의 아래쪽을 시일드하고 인터매트선(7)은 단심의 시일드된 와이어와 같은 모양으로 보호된다. 제7b도에 있어서 시일드 전극(70a)와 (70b)는 전원전위에 접속되어도 좋다.
제7c도의 시일드 전극구조는 제7b도의 그것과 유사하지만 제1층의 시일드 전극(70a)가 제1의 절연층(20)의 열린구멍을 거쳐 P+분리영역(17)과 P-기판(15)는 인터매트선(7)의 아래쪽 전극으로서 작용한다. 제7c도에 있어서 시일드 전극(70a)(70b)는 접지전위에 접속되어도 좋다.
제7d도의 시일도 전극구조는 제7c도의 그것과 유사하지만, 3층의 시일드전극(70a)(70b)(70c)를 포함하고 있다. 제1층의 시일드 전극(70a)는 하나의 더미 아일랜드(30)을 덮고, 제1의 절연층(20)의 열린구멍을 거처 P+분리영역(17)에 오옴접속 되어있다. 제1층의 시일드 전극(70a)는 제2의 절연층(21)에 의해 덮여있다. 인터매트선(7)은 제1층의 시일드전극(70a)의 위쪽에서 제2의 절연층(21)위에 형성되어 있다.
인터매트선(7)의 양쪽에 형성된 제2층의 시일드 전극(70b)는 제2의 절연층(21)의 열린구멍을 거쳐 제1층의 시일드 전극(70a)에 접속되어 있다.
인터매트선(7)과 제2층의 시일드 전극(70b)는 제3의 절연층(22)에 의해 덮여있다. 제3의 절연층(22)위에 형성되어있는 제3층의 시일드 전극(70c)는 인터매트선(7)을 덮음과 아울러 제3의 절연층(22)의 열린구멍을 거처 제2층의 시일드 전극(70b)에 접속되어 있다. 제1층의 시일드 시일드 전극(70a)은 인터매트선(7)의 아래쪽을 시일드하고 폴리 실리콘으로 형성되어도 좋다.
제7d도에 있어서 시일드 전극(70a)(70b)(70c)는 접지전위에 접속되어도 좋다.
제7e도의 시일드 전극 구조는 제7b도의 그것과 유사하지만, 인터매트선(7)과 시일드 전극(70a)(70b)는N형 더미 아일랜드의 위쪽이 아니고, P+분리영역(17)의 위쪽에 형성되어 있다.
그 P+분리영역(17)은 인터매트선(7)의 아래쪽을 시일드한다. 제7e도에 있어서 시일드 전극(70a)(70b)는 접지전위에 접속되어도 좋다.
또 P+분리영역(17)의 위쪽에 있어서 제7d도에 표시한 바와같은 3층의 시일드 전극을 형성해도 좋다.
제7a도 내지 제7d도의 전극구조는 분할영역(40)상에서 적용된 것으로 기술했지만 부가적 분할영역(40a)(40b)에서도 적용할 수 있는 것은 물론이다.
제8a도는 본 발명의 또하나의 실시예를 개략적으로 도해하는 평면 부분도이며, 제8b도와 제8c도는 각각 제8a도중의 8B-8B선과 8C-8C선에 따른 개략적인 단면도이다.
이들 도면으로부터 아는 바와같이 전원선(2),(5c) 및 접지선(3)(6a)는 각각의 제1층의 도제(2a)(5c1)(3a)(6a1)과 제 2층의 도체(2b)(5c2)(3b)(6a2)를 포함하고 있다. 이들 제 1층의 도체(2a)(5c1)(3a)(6a1)은 그것들과 거의 동일형상의 제2절연층(21)의 열린구멍을 거처 대응하는 제2층의 도체(2b),(5c2),(3b),(6a2)와 접속되어 있다.
즉 제1층의 도체(2a),(5c1),(3a),(6a1)은 소망하는 영역에 있어서 잘라내져 있고, 전원선(2)(5c) 몇 접지선(3)(6a)의 연속성은 각각의 제2층의 도체(2b),(5c2),(3b),(6a2)에 의해 유지되고 있다. 전원선(2),(5c) 몇 접지선(3),(6a)의 제1층의 도체(2a),(5c1),(3a),(6a1) 잘라내진 영역은 인터매트선(7)을 통과시킬수가 있다.
이 경우 전원선(2),(5c) 및 접지선(3),(6a)는 인터매트선(7)을 위한 시일드 전극으로서 작용할 수 있다. 특히 전원선(5c)와 접지선(6a)는 인터매트선(7)의 긴 영역을 시일드하고 있고, 더구나 이들 인터매트선(7)을 배치하기 위한 부가적인 영역의 필요성이 없다.
제1층의 도체에 의해 형성된 인터매트선(7)은 제8a도중의 적은 "X"표로 표시한 접속영역을 거처 매트내에 집적 되어있는 회로소자에 접속되어 있다. 접지선(6a)는 제8c도에서 보다 명확하게 볼수 있는 바와같이 전원선(5c)를 크로스오우버하기 위해 제3층의 도체 6a3에 접속되어 있다.
제9도를 참조하면 본 발명의 다시 또하나의 실시예를 개략적인 평면부분도로 도해하고 있다. 이 도면에 있어서 전원선(2)의 각각은 제3층의 도체(2a),(2b),(2c)를 포함하고 있다.
제1층과 제2층의 도체(2a)(2b)는 점점으로 표시한 영역내에 있고, 그것들과 거의 동일한 형상의 제2절연층의 열린구멍을 거쳐 접속 되어있다. 제2층의 도체(2b)는 그것과 거의 동일형상의 제3절연층의 열린구멍을 거쳐 실선으로 표시한 제3층의 도체(2c)와 접속 되어있다. 같은모양으로 접지선(3)의 각각은 제3층의 도체(3a),(3b),(3c)를 포함하고 있다.
전원선(2)의 제1층과 제2층의 도체(2a)(2b)가 잘라내진 영역은 인터매트선(7)을 통과시킬 수가 있다. 인터매트선(7)은 1점 사슬금으로 표시된 제1층의 도체(7a)뿐이 아니라 2점사슬금으로 표시된 제2층의 도체(7b)도 포함할 수가 있다. 인터매트선(7)의 제1층과 제2층의 도체(7a)(7b)는 전원선(2)의 영역내에서 "X"표로 표시된 제2절연층의 열린구멍을 거처 상호접속 되어있다.
이것에 의해 전원선(2)의 영역내에서 인터매트선(7) 상호간의 2계층 교차가 가능해 진다. 같은모양으로 접지선(3)의 각각도 제3층의 도체(3a),(3b),(3c)를 포함하고 있고, 접지선(3)의 영역내에서 인터매트선(7) 상호간의 2계층 교차가 가능해 진다.
일반적으로 전원선(2) 및 접지선(3)은 가장 넓은 폭을 갖는 도체로 형성되기 때문에 가느다란 인터매트선(7)은 전원선(2) 또는 접지선(3)의 영역내에서 길이방향을 따라 4∼10개를 마련할 수가 있다. 즉 인터매트선(7)은 전원선(2) 및 접지선(3)의 영역내에서 인터매트선(7) 상호간의 자유로운 2계층 교차가 가능하기 때문에 인터매트선(7)의 교차에 의해 제약을 받는일이 없이 매트내의 회로 패터언을 변경할 수가 있다.
또한 제8a도, 내지 제8c도 몇 제9도에서 도해된 전원선(2)(5c)나 접지선(3)(6a)의 구조는 제1a도에 나타낸 바와같은 종래의 반도체 IC의 전원선(107)이나 접지선(106)에도 적용할 수 있는 것을 이해할 수 있을 것이다.
이 경우, 회로 블록간의 상호접속선(108)이 인터매트선(7)에 대응한다.

Claims (10)

  1. 반도체칩(l)과 전기 반도체칩(1)에 형성되어 있어 복수의 회로소자(10∼13)를 포함하고 또한 실질적으로 동일한 크기의 복수의 매트영역(A-T)와 전기매트(A-T)를 서로 떨어지게 하는 구휙영역(4)와 전기구획영역(4)의 각각 위에 배치된 한쌍의 전원선(2) 및 접지선(3)과, 전기매트(A-T)간을 상호 접속하기 위한 인터매트선(7)과, 전기 인터매트선(7)을 시일드하는 시일드 전극(70)을 포함하고, 전기 반도체칩(1)에 형성되어 있는 전자회로는 서로다른 기능을 갖는 회로블록(25-29)를 포함하지만, 전기 전자회로는 회로블록(25-29)를 단위로 한것이 아니고, 매트(A-T)를 단위로 해서 설계되어 있는 것을 특징으로 하는 반도체 집적회로.
  2. 제1항에 있어서 전기 반도체칩(1)은 분할영역(40,40a,40b)에 의해 복수의 영역(41,42)로 분할되어있고, 전기 매트(A-T)는 전기 분할된 복수의 영역(41,42)내에 형성되어 있고, 전기분할영역(40,40a,40b)내에는 분리영역(l7)에 의해 둘러싸인 1개 이상의 가늘고 긴 더미 아일랜드(30)이 마련되어 있는 것을 특징으로 하는 반도체 접적회로.
  3. 제1항에 있어서, 전기 시일드 전극(70)은 제1도체층내에 형성된 인터매트선(7)의 양쪽에 마련된 같은층의 시일드 전극(70a)와 전기 인터매트선(7)과 전기 제1층의 시일드 전극(70a)를 덮도록 형성된 제2층의 시일드 전극(70b)를 포함하고, 전기 제1층의 시일드 전극(70a)는 전기 제2층의 시일드 전극(70b)와 접속되어 있는 것을 특징으로 하는 반도체 집적회로.
  4. 제2항에 있어서 전기 시일드 전극(70)은 제1도체충내에 형성된 인터매트선(7)의 양쪽에 마련된 같은층의 시일드 전극(70a)과 전기 인터매트선(7)과 전기 제1층의 시일드 전극(70a)를 덮도록 형성된 제2층의 시일드, 전극(70b)를 포함하고, 전기 제1층의 시일드 전극(70a)는 전기 더미 아일랜드(30)과 오옴접속되어 있음과 아울러 전기 제2층의 시일드 전극(70b)와도 접속되어 있는 것을 특징으로 하는 반도체집적회로.
  5. 제2항에 있어서, 전기 시일드 전극(70)은 제1도체층내에 형성된 인터매트선(7)의 양쪽에 마련된 같은층의 시일드 전극(70a)와 전기 인터매트선(7)과 전기 제1층의 시일드 전극(70a)를 덮도록 형성된 제2층의 시일드 전극(70b)와를 포함하고, 전기 제1층의 시일드 전극(70a)는 전기 분리영역(17)과 오옴 접속되어 있음과 아울러, 전기 제2층의 시일드 전극(70b)와도 접속되어 있는 것을 특징으로 하는 반도체 집적회로.
  6. 제2항에 있어서 전기시일드 전극(70)은 제2도체층내에 시일드하는 제1층의 시일드 전극(70a)와, 전기 인터매트선(7)의 측면을 시일드하는 제2층의 시일드 전극(70b)와, 전기 인터매트선(7)의 위쪽을 시일드하는 제3층의 시일드 전극(70c)와를 포함하고, 전기 제1층의 시일드 전극(70a)는 전기 분리영역(17)과 오옴 접속되어 있음과 아울러 전기 제2층의 시일드 전극(70b)와 접속되어 있고, 전기 제2층의 시일드전극(70b)는 전기 제3층의 시일드 전극(70c)와 접속되어 있는 것을 특징으로 하는 반도체 접적회로.
  7. 반도체칩(1)과, 전기 반도체칩(1)에 형성된 기능이 서로 다른 복수의 회로블록(25-29)와, 전기 회로블록(25-29)에 전력을 공급하기 위한 전원선(2,5c) 및 접지선(3,6a)와 전기회로블록(25-29)간을 상호접속하는 인터블록선(7)을 갖추고, 전기 전원선(2,5c)는 상호 접속된 제1층의 전원선(2a,5c1) 제2층의 전원선(2b,5c2)를 포함하고, 전기 제1층의 전원선(2a,5c1)은 같은층의 전기 인터블록선(7)을 통과시키기 위해 소망의 개소에서 잘라내져 있고, 전기 전원선(2,5c)의 연속성은 전기 제2층의 전원선(2b,5c2)에 의해 유지되어 있고, 전기 접지선도 상호접속된 제1층의 접지선(3b,6a1)과 제2층의 접지선(3b,6a2)를 포함하고, 전기 제1층의 접지선(3a,6a1)은 같은층의 전기 인터블록선을 통과시키기 위해 소망의 개소에서 잘라내져 있고, 전기 접지선(3,6a)의 연속성은 전기 제2층의 접지선(3b,6a2)에 의해 유지되고 있는 것을 특징으로 하는 반도체 접적회로.
  8. 제7항에 있어서 전기회로 블록(25-29)는 실질적으로 동일한 크기의 복수의 매트영역(A-T)에 분할되어 있고, 전기 인터블록선(7)은 전기매트(A-T)간을 상호접속하는 인터매트선을 포함하는 것을 특징으로 하는 반도체 집적회로.
  9. 반도체칩(1)과 전기 반도체칩(1)에 형성된 기능이 서로 다른 복수의 회로블록(25-29)와, 전기회로블록(25-29)에 전력을 공급하기 위한 전원선(2,5c) 및 접지선(3,6a)와 전기회로 블록(25-29)간을 상호접속하는 인터블록선(7)을 갖추고, 전기 인터블록선(7)은 제1층의 인터블록선(7b)와 제2층의 인터블록선(7b)를 포함하고, 전기 전원선은 상호접속된 제1층의 전원선(2b,5c2) 및 제3층의 전원선(2c,5c3)를 포함하고, 전기 제1층의 전원선(2a,5c1)은 전기 제1층의 인터블록선(7a)를 통과시키기 위해 소망의 개소에서 잘라내져있고, 전기 제2층의 전원선(2b,6c2)는 전기 제2층의 인터블록선(7b)를 통과시키기 위해 소망의 개소에서 잘라내져 있고, 전기 접지선(3,6a)도 상호접속된 제1층의 접지선(3a,6a1) 제2층의 접지선(3b,6a2) 및 제3층의 접지선(3c,5c3)을 포함하고, 전기 제1층의 접지선(3a,6a1)은 전기 제1층의 인터블록선(7a)를 통과시키기 위해 소망의 개소에서 잘라내져 있고, 전기 제2층의 전원선(3a,6a2)는 전기 제2층의 인터블록선(7b)를 통과시키기 위해 소망의 개소에서 잘라내져 있으며, 그것에 의해 전기 인터블록선(7)의 2계층 전기전원선(2,5c) 및 전기 접지선(3,6a)의 영역내에서 가능하도록 되어있는 것을 특징으로 하는 반도체 집적회로.
  10. 제9항에 있어서 전기회로 블록(25-29)는 실질적으로 동일한 크기의 복수의 매트영역(A-T)에 분할되어 있고, 전기 인터블록선(7)은 전기매트(A-T)간을 상호 접속하는 인터매트선을 포함하는 것을 특징으로 하는 반도체 집적회로.
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