JPS5844742A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS5844742A JPS5844742A JP14294181A JP14294181A JPS5844742A JP S5844742 A JPS5844742 A JP S5844742A JP 14294181 A JP14294181 A JP 14294181A JP 14294181 A JP14294181 A JP 14294181A JP S5844742 A JPS5844742 A JP S5844742A
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、使用者の目的に応じてあらかじめ準備され九
回路素子を半導体製造工程中にたとえば金属ス・譬、夕
勢によって結線する−４Ｌキカスタム半導体集積回、路
（ＩＣ）に関する。
回路素子を半導体製造工程中にたとえば金属ス・譬、夕
勢によって結線する−４Ｌキカスタム半導体集積回、路
（ＩＣ）に関する。
たとえば、マスタースライスグードアレイＬＩＩＩは、
少なくともトランジスタや抵抗素子を有する基本セルを
多数アレイ状に並べたマスターとなるバルクを形成して
おき、顧客の注文に応じてこれらの基本セル内及び基本
セル間を結線する配線層の設計をコンビーータ等を使用
して自動的に行なって開発するものである。すなわち多
品種の製品をマスターとなる１櫨類のバルクで構成する
ことが可能で、少量多品種のＬＳＩの開発に適している
。
少なくともトランジスタや抵抗素子を有する基本セルを
多数アレイ状に並べたマスターとなるバルクを形成して
おき、顧客の注文に応じてこれらの基本セル内及び基本
セル間を結線する配線層の設計をコンビーータ等を使用
して自動的に行なって開発するものである。すなわち多
品種の製品をマスターとなる１櫨類のバルクで構成する
ことが可能で、少量多品種のＬＳＩの開発に適している
。
第１図（４）は、ｆ−）アレイＬ８Ｉを１チ、ｆ上に構
成し九もので、第１図ω）はそのコ一す部を拡大したも
のである。かかるゲートアレイＬ８１は内部セルｌのア
レイ１−１と内部セル１間を相互に自動配線するための
セル間自動配線領域（チャネルａ械）２−１とより構成
され、論理回路を構成する内部セル領域２と、内部セル
領ｗｔ２の外側に設けられ内部セルｌとＩＣチ、！外部
との電気的インターフェイスを目的とする１１０（入出
力）バッフγ用のＩ／ｂセル３よシなるＩ１０セル領被
４と、！ｈセル領域４の上面に平面状に形成された周辺
部６−１と内部ｔル領＊２に対して第１図体）において
縦方向に渡設され丸線状のｖＣｃ電源ライン６−２と横
方向に渡設され丸線状のグランドライン６−３とよｐな
る電源配線６および電源／ｌ ｙドロー４と、！カ毫ル
３に接続される信号線ノ譬、ド５、とよルなる。なお、
第１図に）では、電源配線６０周辺部６−１％ｖｃＣ電
源ライン６−２、グランドライン６−３は図面の明瞭化
のために図示を省略しえ。
成し九もので、第１図ω）はそのコ一す部を拡大したも
のである。かかるゲートアレイＬ８１は内部セルｌのア
レイ１−１と内部セル１間を相互に自動配線するための
セル間自動配線領域（チャネルａ械）２−１とより構成
され、論理回路を構成する内部セル領域２と、内部セル
領ｗｔ２の外側に設けられ内部セルｌとＩＣチ、！外部
との電気的インターフェイスを目的とする１１０（入出
力）バッフγ用のＩ／ｂセル３よシなるＩ１０セル領被
４と、！ｈセル領域４の上面に平面状に形成された周辺
部６−１と内部ｔル領＊２に対して第１図体）において
縦方向に渡設され丸線状のｖＣｃ電源ライン６−２と横
方向に渡設され丸線状のグランドライン６−３とよｐな
る電源配線６および電源／ｌ ｙドロー４と、！カ毫ル
３に接続される信号線ノ譬、ド５、とよルなる。なお、
第１図に）では、電源配線６０周辺部６−１％ｖｃＣ電
源ライン６−２、グランドライン６−３は図面の明瞭化
のために図示を省略しえ。
前記内部セル１、！カセル３はそれぞれ基本セルと呼ば
れ、トランジスタ、〆イオード、抵抗、キヤ／譬シタ等
の集合体よシなシ、これらのセル内の配線およびセル相
互間の配線を変化させることによって多樵の論理機能を
構成することができる。
れ、トランジスタ、〆イオード、抵抗、キヤ／譬シタ等
の集合体よシなシ、これらのセル内の配線およびセル相
互間の配線を変化させることによって多樵の論理機能を
構成することができる。
第２図（ト）に内部セルの基本セルの構造’を説明する
ための回路図を示す、この図では２つの基本セル１６．
１７が示されてｂる。基本セルには、ＬＳＩ全体で一つ
の鍮埋シズテムを構成する場合の基本となる最低限の論
理回路が組めるに十分な素子が用意されている。すなわ
ち、第２図■の例で社、それぞれの基本セル１６．１７
は抵抗Ｒ，〜Ｒ４％マルチェミ、タトランジスタ１１１
シ麿ットキー製トランノスタ１２、／イオード１３とを
具備している。
ための回路図を示す、この図では２つの基本セル１６．
１７が示されてｂる。基本セルには、ＬＳＩ全体で一つ
の鍮埋シズテムを構成する場合の基本となる最低限の論
理回路が組めるに十分な素子が用意されている。すなわ
ち、第２図■の例で社、それぞれの基本セル１６．１７
は抵抗Ｒ，〜Ｒ４％マルチェミ、タトランジスタ１１１
シ麿ットキー製トランノスタ１２、／イオード１３とを
具備している。
マスクとなるバルクは、第２図■のように回路素子を具
備する基本セルをアレイ状に形成したものである。
備する基本セルをアレイ状に形成したものである。
第２図体）は、（４）のように形成したバルクに所望の
配線を施こしてそれぞれ４人力のＴＴＬ回路を構成した
場合の図である。
配線を施こしてそれぞれ４人力のＴＴＬ回路を構成した
場合の図である。
基本＊ｋ１６．１７共Ｋ、抵抗Ｒｔ （４０ｋＱ）を
マルチェにツタトランノス／１１０（−スＫ。
マルチェにツタトランノス／１１０（−スＫ。
抵抗ｍｓ （１７にΩ）を同コレクタに、抵抗Ｒ。
（９，５にΩ）ｔシ、、トキートランジスタ１２のコレ
クタにそれぞれ接続している。なお抵抗Ｒ４（３０にΩ
）ＩＩｉ必要に応じて種々の用途で利用されるｔので、
基本セル１６では抵抗Ｒ１と並列にＴＴＬ回路の出力段
であるｏｕＴ＆ｃｍ続し、出力のグルアラ！能力の高い
ｅ−）が構成されるようになっている。
クタにそれぞれ接続している。なお抵抗Ｒ４（３０にΩ
）ＩＩｉ必要に応じて種々の用途で利用されるｔので、
基本セル１６では抵抗Ｒ１と並列にＴＴＬ回路の出力段
であるｏｕＴ＆ｃｍ続し、出力のグルアラ！能力の高い
ｅ−）が構成されるようになっている。
なおりｃｃは電源、ＧＮＤは接地、ＩＮは入力端子、Ｏ
ＵＴは出力端子を示す・ 第３図は、第２図■で示した基本セル及び電源、接地線
が設けられた１スターとなる構造を示す平面ノ譬ターン
図である。従って基本セル内及び基本セル間の配線は形
成されていなり。
ＵＴは出力端子を示す・ 第３図は、第２図■で示した基本セル及び電源、接地線
が設けられた１スターとなる構造を示す平面ノ譬ターン
図である。従って基本セル内及び基本セル間の配線は形
成されていなり。
この例ではバルク上の配線層社主、にＹ方向の配線を含
む第１の配線層（図中斜線を施こす）と主Ｋｘ方向の配
線を含む第２の配線層（図中＠＠を麹むさない）とよ）
なる、６−２は電源線ｖ０゜ノ量ターン〒第１の配線層
と同一層で形成される。６−３は接地線ＧＮＤ／４ター
ンで嬉２の配一層と同一層で形成される。
む第１の配線層（図中斜線を施こす）と主Ｋｘ方向の配
線を含む第２の配線層（図中＠＠を麹むさない）とよ）
なる、６−２は電源線ｖ０゜ノ量ターン〒第１の配線層
と同一層で形成される。６−３は接地線ＧＮＤ／４ター
ンで嬉２の配一層と同一層で形成される。
１６．１７は基本セルで、図には示してないが電源ライ
ン６−２の左右に設けられ、それ以外の領域はセル間自
動配線領域（チャネル領域）２−１である。そして第１
．第２の配線層で電源ライン６−２や接地線６−３勢の
形成されない部分に配線が形成される。
ン６−２の左右に設けられ、それ以外の領域はセル間自
動配線領域（チャネル領域）２−１である。そして第１
．第２の配線層で電源ライン６−２や接地線６−３勢の
形成されない部分に配線が形成される。
次に上述した基本セル２個を所定の配線で接続し１つの
論理回路を構成するｉりａセルを構成する場合につｉて
説明する。第４ＷＡは回路図で第５図はその／臂ターン
図である。この例でＦｉ２個の基本セルを利用して６人
力のＴＴＬ論理回路を構成している。
論理回路を構成するｉりａセルを構成する場合につｉて
説明する。第４ＷＡは回路図で第５図はその／臂ターン
図である。この例でＦｉ２個の基本セルを利用して６人
力のＴＴＬ論理回路を構成している。
第４図に示すように、６人力の丁ＴＬ回路は、基本セル
！７の素子の大部分Ｒ１ａ Ｒ１ｅ Ｒ１＃１１．１２
．１３と基本セル１６のｉルチェ電。
！７の素子の大部分Ｒ１ａ Ｒ１ｅ Ｒ１＃１１．１２
．１３と基本セル１６のｉルチェ電。
タトランゾスタ２１とから構成されている・すなわち入
カド・ランジメタ１１０４人カＩＮとそれに並列に接続
され九人カマルチェ々、Ｊ）ランジスタ２１０２人力Ｉ
Ｎとで６人力となっている・第５図は、第４図の如く構
成した時のノｆターン平面図である。入力トランジスタ
１１と２１とを−並列接続するために両者のコレクタ間
及びベース間が配線ノｆターンにて結ばれてｂる。ベー
ス間の接続は第１０配線層の配線３３によシ行なわれて
いる。さらに入力トランジスタ２１の２個の工ｉ、り２
１Ｅ直ａ２１Ｅｍは配線３２によシペース２１Ｂ″に接
続されている。この配線３２．３３は基本セル内のスペ
ースをうまく利用して形成され、第２０配線層を使用す
ることなく接続が行なわれている。
カド・ランジメタ１１０４人カＩＮとそれに並列に接続
され九人カマルチェ々、Ｊ）ランジスタ２１０２人力Ｉ
Ｎとで６人力となっている・第５図は、第４図の如く構
成した時のノｆターン平面図である。入力トランジスタ
１１と２１とを−並列接続するために両者のコレクタ間
及びベース間が配線ノｆターンにて結ばれてｂる。ベー
ス間の接続は第１０配線層の配線３３によシ行なわれて
いる。さらに入力トランジスタ２１の２個の工ｉ、り２
１Ｅ直ａ２１Ｅｍは配線３２によシペース２１Ｂ″に接
続されている。この配線３２．３３は基本セル内のスペ
ースをうまく利用して形成され、第２０配線層を使用す
ることなく接続が行なわれている。
次にコレクタ間（２１Ｃと１１−関）の接続は、もは５
や第１の配線層のセル内のスペースを利用することが不
可能なため、基本セルの夙の！クロセル形成用の配線領
域２８の第１の配線層を利用している・すなわち配線２
６がそれである。そしてコレクタ２１・と配９２６間及
びコレクタｌｉｅと配線２６とを接続するために、第２
の配線層の配ｍ２４及び３０が設けられ、それぞれピア
ホール（第１の配線層と第２０配線層との間の絶縁膜に
設けられ導通孔）２１ｇ’、１１ａ’等にてＩｉｌの配
線層と接続されている。
や第１の配線層のセル内のスペースを利用することが不
可能なため、基本セルの夙の！クロセル形成用の配線領
域２８の第１の配線層を利用している・すなわち配線２
６がそれである。そしてコレクタ２１・と配９２６間及
びコレクタｌｉｅと配線２６とを接続するために、第２
の配線層の配ｍ２４及び３０が設けられ、それぞれピア
ホール（第１の配線層と第２０配線層との間の絶縁膜に
設けられ導通孔）２１ｇ’、１１ａ’等にてＩｉｌの配
線層と接続されている。
この様に第２の配線層と第１の配線層とを利用しなけれ
ばならない理由社次のとおシである。す表わち、各抵抗
Ｒ１＊ Ｒｓ ＃ Ｒｓ ｌ Ｒ４の電極Ｒ１’
ｓ ’Ｉ！ＬＨ’ ａ Ｒ３’ ｒ Ｒ４’は第１の配
線層と同一の層に形成されているため、コレクタ２１・
、１１＠から配線領域２８に直接第１の配線層で接続す
る仁とができないからである。またコレクタ２１ｅとｌ
ｉｏとを第２の配線層を利用して直接接続することも考
えられるが、第２の配線層は主にＸ方向の配線に利用さ
れるもので、直接接続して゛しまりと、Ｙ方向の配線と
なシ他の配線がそこの部分を横切ることができなくなる
からである・重たさらに接地線６−３の存在からもその
ような手段は不可能である。
ばならない理由社次のとおシである。す表わち、各抵抗
Ｒ１＊ Ｒｓ ＃ Ｒｓ ｌ Ｒ４の電極Ｒ１’
ｓ ’Ｉ！ＬＨ’ ａ Ｒ３’ ｒ Ｒ４’は第１の配
線層と同一の層に形成されているため、コレクタ２１・
、１１＠から配線領域２８に直接第１の配線層で接続す
る仁とができないからである。またコレクタ２１ｅとｌ
ｉｏとを第２の配線層を利用して直接接続することも考
えられるが、第２の配線層は主にＸ方向の配線に利用さ
れるもので、直接接続して゛しまりと、Ｙ方向の配線と
なシ他の配線がそこの部分を横切ることができなくなる
からである・重たさらに接地線６−３の存在からもその
ような手段は不可能である。
上記のようにして６人力ＴＴＬ回路を構成したマクミセ
ルにおいて、マルチエミッタトランジスタ２１のコレク
タ２１ｅを１７にΩの抵抗Ｒｓ及びマルチエミッタトラ
ンジスタ１１のコレクタｌＩＣに接続するためＫは、導
電路２６をマクロセル形成用配線領域２８に配設しなけ
ればならないため、−ｉｍａ鷹２８の配線用のスペース
が少臀〈なシ、たとえば、第５図においては導電路３１
ｔ１本のみしかｔ１導電路２６を避けるようにして配設
しなければならない、を九、セル内配線領斌２７の！ク
ロセル内での配線も９．５にΩ抵抗Ｒ３用の電極翼１′
と異なる層すなわちＹＭＩＫ導電路２４ 、３０を形成
しなければならず、セル内配線の自由度が少なくかつ配
線の無用の引き回しがあるとｂう欠点があうえ。
ルにおいて、マルチエミッタトランジスタ２１のコレク
タ２１ｅを１７にΩの抵抗Ｒｓ及びマルチエミッタトラ
ンジスタ１１のコレクタｌＩＣに接続するためＫは、導
電路２６をマクロセル形成用配線領域２８に配設しなけ
ればならないため、−ｉｍａ鷹２８の配線用のスペース
が少臀〈なシ、たとえば、第５図においては導電路３１
ｔ１本のみしかｔ１導電路２６を避けるようにして配設
しなければならない、を九、セル内配線領斌２７の！ク
ロセル内での配線も９．５にΩ抵抗Ｒ３用の電極翼１′
と異なる層すなわちＹＭＩＫ導電路２４ 、３０を形成
しなければならず、セル内配線の自由度が少なくかつ配
線の無用の引き回しがあるとｂう欠点があうえ。
さらに他の欠点として、第４．５図の如くマクミセルを
構成すると抵抗Ｒ，に電流が集中し、抵抗１ｓ ｔ−流
れる電流が供給される程々の部分で特性のばらつきが生
じる点がある。すなわち基本セル１７の抵抗Ｒ１は基本
セル１７の中にある素子に接続されると共に、ノ臂ター
ンレイアウト上遠くにある基本セル中の素子にも接続さ
れる。十のため抵抗Ｒ，を流れる電流は、近くの素子に
は速く伝わ）、遠くにある素子には長い配線（例えば第
４．５図中２６）を介して遅れて伝わる。従って近くの
素子の動作と遠くの素子の動作にアン／４ランスが生じ
るわけである。これはマクロセルの規模が大になるほど
大きな問題となる。
構成すると抵抗Ｒ，に電流が集中し、抵抗１ｓ ｔ−流
れる電流が供給される程々の部分で特性のばらつきが生
じる点がある。すなわち基本セル１７の抵抗Ｒ１は基本
セル１７の中にある素子に接続されると共に、ノ臂ター
ンレイアウト上遠くにある基本セル中の素子にも接続さ
れる。十のため抵抗Ｒ，を流れる電流は、近くの素子に
は速く伝わ）、遠くにある素子には長い配線（例えば第
４．５図中２６）を介して遅れて伝わる。従って近くの
素子の動作と遠くの素子の動作にアン／４ランスが生じ
るわけである。これはマクロセルの規模が大になるほど
大きな問題となる。
゛本発明は上記従来の欠点に鑑みてなされたものである
。
。
本発明の目的は、複数の基本セルを接続して！・りａセ
ルを構成した場合の配線の自由度を増し、配線・臂ター
ンを簡潔化し、かつ配線領域の余裕を増大させることに
ある。
ルを構成した場合の配線の自由度を増し、配線・臂ター
ンを簡潔化し、かつ配線領域の余裕を増大させることに
ある。
本発明の他の目的は、複数の基本セルを接続してマクロ
セルｔ−病成した場合の過剰な電流集中を防止し回路動
作の信頼性を向上させゐことにある。
セルｔ−病成した場合の過剰な電流集中を防止し回路動
作の信頼性を向上させゐことにある。
本発明の特徴は、半導体基板表面に少なくともトランジ
スタと複数の抵抗とを有する基本セルが設けられてなシ
、複数の該基本セルがプレイ状に配置されてなり・、 該基板上に前記トランジスタ及び抵抗間を接続する複数
の配線層が設けられてな９． １個の基本セル内及び複数の骸基本セル間を接続して所
定の論理回路を構成するマクミセルが形成されてなル、 該マクロセル間を接続して所定の論理機能を有するよう
形成されて彦る半導体集積回路装置において、 ＃１本セル内の複数の抵抗がそれぞれ整数倍関係にある
抵抗値を持つよう形成されてな）、前記複数の基本セル
よ〕なるマクロセルの論理回路内の抵抗を、少なくとも
２個の基本セルそれ゛ぞれに属する抵抗ｔ！１！続しヤ
構成するようにしてカることである。
スタと複数の抵抗とを有する基本セルが設けられてなシ
、複数の該基本セルがプレイ状に配置されてなり・、 該基板上に前記トランジスタ及び抵抗間を接続する複数
の配線層が設けられてな９． １個の基本セル内及び複数の骸基本セル間を接続して所
定の論理回路を構成するマクミセルが形成されてなル、 該マクロセル間を接続して所定の論理機能を有するよう
形成されて彦る半導体集積回路装置において、 ＃１本セル内の複数の抵抗がそれぞれ整数倍関係にある
抵抗値を持つよう形成されてな）、前記複数の基本セル
よ〕なるマクロセルの論理回路内の抵抗を、少なくとも
２個の基本セルそれ゛ぞれに属する抵抗ｔ！１！続しヤ
構成するようにしてカることである。
以下−図面を参照して本発明の一実施例を説明する。
＃！６図及び第７図は、内部セル領械２内の基本セル１
６．１７を本発明Ｋかかる半導体集積回路を用いて６人
力丁ＴＬ回路によって構成した一実施例を示し、第４図
及び＃！５■に示した従来例と同二部分は同一参照２番
号を付して説明を省略する。
６．１７を本発明Ｋかかる半導体集積回路を用いて６人
力丁ＴＬ回路によって構成した一実施例を示し、第４図
及び＃！５■に示した従来例と同二部分は同一参照２番
号を付して説明を省略する。
第６図にお緊て、ｉルチェき、タトラン・ゾスタ２１の
コレクタと電源ｖｃｃ間に３８にΩの抵抗Ｒ４を設け、
抵抗Ｒ１ａ Ｒ＠ ｅ Ｒｓはそれぞれ３８にΩ。
コレクタと電源ｖｃｃ間に３８にΩの抵抗Ｒ４を設け、
抵抗Ｒ１ａ Ｒ＠ ｅ Ｒｓはそれぞれ３８にΩ。
：１１１にΩ、９６ロΩを用いる。このとき、抵抗Ｒ４
とＲ９は並列接続されるから合成抵抗は１９にΩとなる
。すなわち、２つの基本セルで構成されるマクロセル間
において、抵抗Ｒｔｔｉ３８にΩ、抵抗Ｂｔ４とＲ４の
合成抵抗１９にΩ、抵抗Ｒｆｉは９．５にΩとなシ翫各
抵抗値は整数倍関係になる。
とＲ９は並列接続されるから合成抵抗は１９にΩとなる
。すなわち、２つの基本セルで構成されるマクロセル間
において、抵抗Ｒｔｔｉ３８にΩ、抵抗Ｂｔ４とＲ４の
合成抵抗１９にΩ、抵抗Ｒｆｉは９．５にΩとなシ翫各
抵抗値は整数倍関係になる。
第６図、の回路図に示すように、本実施′例では、基本
（ル１６，１７内の抵抗の抵抗値をＲｔ＝３８にΩ。
（ル１６，１７内の抵抗の抵抗値をＲｔ＝３８にΩ。
Ｒ，＝１９にΩ、Ｒ，＝９．５にΩ１Ｒｎ＝３８にΩと
整数倍の関係になるようにしている。従って１個′の基
本セルにより構成されるＴＴＬ論理回路や、複数の基本
セルよ多構成されるマクロセルのＴＴＬ論理回路等の抵
抗も整数倍関係を持つ抵抗値となる。
整数倍の関係になるようにしている。従って１個′の基
本セルにより構成されるＴＴＬ論理回路や、複数の基本
セルよ多構成されるマクロセルのＴＴＬ論理回路等の抵
抗も整数倍関係を持つ抵抗値となる。
さらに本実施例では、２個の基本セル１６．１７よシな
るマクロセルのＴＴＬ ＠層目路内の入力トランジスタ
のコレクタと電＃１ｖｃｃ間抵抗を、基本セル１６．１
７それぞれに属すゐ抵抗Ｒ４を並列に接続して構成して
いる。
るマクロセルのＴＴＬ ＠層目路内の入力トランジスタ
のコレクタと電＃１ｖｃｃ間抵抗を、基本セル１６．１
７それぞれに属すゐ抵抗Ｒ４を並列に接続して構成して
いる。
歓７図はぐ第６図の災際の・譬ターン平面図である０本
実施例では上述したような構成をとっているため、入力
トランジスタである並列接続されるマルチェξ、タトラ
ンジスタｔｉ、ｚｔのコレクタｌ１ｇ＋、２１４間の接
続を配！！４３，４２゜４１と金てｔｉｌｌの配線層の
配線で行なうことができる。
実施例では上述したような構成をとっているため、入力
トランジスタである並列接続されるマルチェξ、タトラ
ンジスタｔｉ、ｚｔのコレクタｌ１ｇ＋、２１４間の接
続を配！！４３，４２゜４１と金てｔｉｌｌの配線層の
配線で行なうことができる。
すなわち電極２１＠は抵抗Ｒ４の電極Ｒ４′とまた電極
１１＠は抵抗Ｒ４の電極Ｒ４１とそれぞれ接続されて配
線４２と接続されるため、＠５図に示した如く、抵抗の
電極Ｒνを第２の配線層を利用して迂回する必要がない
。
１１＠は抵抗Ｒ４の電極Ｒ４１とそれぞれ接続されて配
線４２と接続されるため、＠５図に示した如く、抵抗の
電極Ｒνを第２の配線層を利用して迂回する必要がない
。
さらに嬉２の配線層を利用する必要がないため、第５図
の如くマクロセル形成用の配線層１１ｉ２８内にピアホ
ール２５．２９を形成する必要がな込。
の如くマクロセル形成用の配線層１１ｉ２８内にピアホ
ール２５．２９を形成する必要がな込。
一般にピアホールを形成する場合、位置合せ尋の問題か
らピアホールに対応する配線端部の面積は比較的大きな
ものとなる。従って嬉５図の如き従来−ではピアホール
２５．２９の存在のため、配線領械２９には配線２６の
他Ｋ１本の配線しか設けることができなかった・ ところが本実施例ではビヤホールがないので、配線領域
２８内に配線４２４Ｄ他に２本の配線４４゜４５を設け
ることが可能になっている。すなわち配線の自由度が増
したわけである。
らピアホールに対応する配線端部の面積は比較的大きな
ものとなる。従って嬉５図の如き従来−ではピアホール
２５．２９の存在のため、配線領械２９には配線２６の
他Ｋ１本の配線しか設けることができなかった・ ところが本実施例ではビヤホールがないので、配線領域
２８内に配線４２４Ｄ他に２本の配線４４゜４５を設け
ることが可能になっている。すなわち配線の自由度が増
したわけである。
さらに他の効果として、１つの抵抗への電流集中を防い
で、回路動作のアンバランスを防ぐことと基本セル１７
の抵抗Ｒ，とを並列して使用しているため、＠４ 、５
図の従来九で１個のＲ４に集中じてい九電流は２つの抵
抗に分流する丸め、過剰な電流集中は緩和される。この
ため、電流供給の遅れ等による回路動作のアンバランス
は解消される。
で、回路動作のアンバランスを防ぐことと基本セル１７
の抵抗Ｒ，とを並列して使用しているため、＠４ 、５
図の従来九で１個のＲ４に集中じてい九電流は２つの抵
抗に分流する丸め、過剰な電流集中は緩和される。この
ため、電流供給の遅れ等による回路動作のアンバランス
は解消される。
以上説明したように、上記実施例にお−ては、セル内配
線領滅２７内においてたとえば、凡の値の抵抗を用いる
ほかに、２Ｒの値の抵抗ｔ２２個並に接続したｐ、４Ｂ
の値の抵抗を４個並列に接続することによって同じくＲ
の値の抵抗を得ることができる。すなわち、８の僅の抵
抗を実現する際に幾通ルーもの抵抗の接続方法があるの
で、抵抗接続）臂ターンの自由度が増加する。
線領滅２７内においてたとえば、凡の値の抵抗を用いる
ほかに、２Ｒの値の抵抗ｔ２２個並に接続したｐ、４Ｂ
の値の抵抗を４個並列に接続することによって同じくＲ
の値の抵抗を得ることができる。すなわち、８の僅の抵
抗を実現する際に幾通ルーもの抵抗の接続方法があるの
で、抵抗接続）臂ターンの自由度が増加する。
上述したように本発明によれば領１１８の配線の余裕領
穢を増加・シ、セル内配線領斌２７内の配線の自由度を
増し、また、抵抗形成に必ずしも２層配線を用いなくて
よいから配線の引き回しが簡単となるという効果を奏す
る・さらに電流集中を緩和することができるという効果
も奏する・なお、上記では、基本セルがＴＴＬ回路を構
成し、２個の基本セルで６人力ＴＴＬ回路ｔ−購成する
マクロセルを形成する場合を例示したが、本発明は１個
あるｂＦｉ複数の基本セルで他の論理回路ｔ−構成する
場合にも用いることができることは勿論のことである。
穢を増加・シ、セル内配線領斌２７内の配線の自由度を
増し、また、抵抗形成に必ずしも２層配線を用いなくて
よいから配線の引き回しが簡単となるという効果を奏す
る・さらに電流集中を緩和することができるという効果
も奏する・なお、上記では、基本セルがＴＴＬ回路を構
成し、２個の基本セルで６人力ＴＴＬ回路ｔ−購成する
マクロセルを形成する場合を例示したが、本発明は１個
あるｂＦｉ複数の基本セルで他の論理回路ｔ−構成する
場合にも用いることができることは勿論のことである。
第１図（４）、（６）は半導体集積回路装置であるダー
トアレイの一般的平面図、第２図（４）は基本セル内に
具備される各素子を説明するための回路図、第２図Φ）
はそれらを接続して形成した基本的ＴＴＬ ＠、略図、
第３図は第２図（４）に示したＴＴＬ回路に用いられる
回路素子を形成した半導体装置の平面図、第４図は従来
の６人力ＴＴＬ回路の回路図、第５図は第４図に示した
ＴＴＬ回路を構成する半導体−１の平！ｉｌｉ図、ｌ１
Ｅ６図は本発明にかかみ６人力丁ＴＬ回路の一実施例の
回路図、第７図は第６図に示し九ＴＴＬ回路會形成する
半導体装置の平面図である・１．１５．１６，１７川基
本セル ２・・・内部セル領械 ２−１・・・セル間自動配線領域 ４・・−１／Ｑセル領駿 ６−２・・・電源ライン ６−３−・・グランドライン １７・・・セル内配線領械 ２８・・・！りａセル形成用配線領櫨 ４１１４２．４３・・・配線 米２５１Ｊ （Ａ） □−Ｖ−−一−−一−−一一」
トアレイの一般的平面図、第２図（４）は基本セル内に
具備される各素子を説明するための回路図、第２図Φ）
はそれらを接続して形成した基本的ＴＴＬ ＠、略図、
第３図は第２図（４）に示したＴＴＬ回路に用いられる
回路素子を形成した半導体装置の平面図、第４図は従来
の６人力ＴＴＬ回路の回路図、第５図は第４図に示した
ＴＴＬ回路を構成する半導体−１の平！ｉｌｉ図、ｌ１
Ｅ６図は本発明にかかみ６人力丁ＴＬ回路の一実施例の
回路図、第７図は第６図に示し九ＴＴＬ回路會形成する
半導体装置の平面図である・１．１５．１６，１７川基
本セル ２・・・内部セル領械 ２−１・・・セル間自動配線領域 ４・・−１／Ｑセル領駿 ６−２・・・電源ライン ６−３−・・グランドライン １７・・・セル内配線領械 ２８・・・！りａセル形成用配線領櫨 ４１１４２．４３・・・配線 米２５１Ｊ （Ａ） □−Ｖ−−一−−一−−一一」
Claims (1)
- 【特許請求の範囲】 半導体基板表面に少なくともトランジスタと複数の抵抗
とを有する基本セルが設けられてなｐ１複数の骸基本セ
ルがプレイ状に配置されてなり、該基板上に前記トラン
ジスタ及び抵抗間を接続する複数の配線層が設けられて
な〕、 １個の基本セル内及び被数の該基、亨セル間を接続して
所定の論理回路を構成するマクロセルが形成されてなｐ
ｌ 該マクロセル関を接続して所定の論理機能を有するよう
形成されてなる半導体集積回路Ｉ！置において、 骸基本セル内の複数の抵抗がそれぞれ整数倍関係にある
抵抗値を持つよう形成されてなり、前記複数の基本セル
よ〕なるマクロセルの論理回路内の抵抗を、少なくとも
２個の基本セルそれぞれに属する抵抗ｆ：後接続て構成
するようにしてなることを特徴とする半導体集積回路装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14294181A JPS5844742A (ja) | 1981-09-10 | 1981-09-10 | 半導体集積回路装置 |
| DE8282304745T DE3277158D1 (en) | 1981-09-10 | 1982-09-09 | Semiconductor integrated circuit comprising a semiconductor substrate and interconnecting layers |
| EP19820304745 EP0074804B1 (en) | 1981-09-10 | 1982-09-09 | Semiconductor integrated circuit comprising a semiconductor substrate and interconnecting layers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14294181A JPS5844742A (ja) | 1981-09-10 | 1981-09-10 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5844742A true JPS5844742A (ja) | 1983-03-15 |
| JPS643056B2 JPS643056B2 (ja) | 1989-01-19 |
Family
ID=15327203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14294181A Granted JPS5844742A (ja) | 1981-09-10 | 1981-09-10 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0074804B1 (ja) |
| JP (1) | JPS5844742A (ja) |
| DE (1) | DE3277158D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59139646A (ja) * | 1983-01-31 | 1984-08-10 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
| JPH02194173A (ja) * | 1989-01-20 | 1990-07-31 | Chugai Ro Co Ltd | スパッタリング装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0669142B2 (ja) * | 1983-04-15 | 1994-08-31 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPH0817227B2 (ja) * | 1987-04-30 | 1996-02-21 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 個性化可能な半導体チップ |
| KR920005863B1 (ko) * | 1988-08-12 | 1992-07-23 | 산요덴끼 가부시끼가이샤 | 반도체 집적회로 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3983619A (en) * | 1968-01-26 | 1976-10-05 | Hitachi, Ltd. | Large scale integrated circuit array of unit cells and method of manufacturing same |
| JPS55163859A (en) * | 1979-06-07 | 1980-12-20 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1981
- 1981-09-10 JP JP14294181A patent/JPS5844742A/ja active Granted
-
1982
- 1982-09-09 DE DE8282304745T patent/DE3277158D1/de not_active Expired
- 1982-09-09 EP EP19820304745 patent/EP0074804B1/en not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59139646A (ja) * | 1983-01-31 | 1984-08-10 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
| JPH02194173A (ja) * | 1989-01-20 | 1990-07-31 | Chugai Ro Co Ltd | スパッタリング装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0074804B1 (en) | 1987-09-02 |
| JPS643056B2 (ja) | 1989-01-19 |
| EP0074804A2 (en) | 1983-03-23 |
| EP0074804A3 (en) | 1984-11-28 |
| DE3277158D1 (en) | 1987-10-08 |
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