KR890004451B1

KR890004451B1 - 바이폴라트랜지스터와 mos트랜지스터가 혼재하는 반도체 집적회로장치

Info

Publication number: KR890004451B1
Application number: KR1019840001994A
Authority: KR
Inventors: 요오지 니시오; 이꾸로오 마스다; 가즈오 가또오; 시게오 구보끼; 마사히로 이와무라
Original assignee: 가부시기가이샤 히다찌세이사꾸쇼; 미다 가쓰시게
Priority date: 1983-04-15
Filing date: 1984-04-14
Publication date: 1989-11-04
Also published as: JPH0669142B2; JPS59193627A; EP0290672A1; EP0290672B1; US5378941A; KR840008540A; DE3486077T2; DE3486077D1; EP0125504B1; DE3479547D1; EP0125504A1

Abstract

내용 없음.

Description

바이폴라트랜지스터와 MOS트랜지스터가 혼재하는 반도체 집적회로장치

제1도는 종래예인 게이트얼레이 LSI의 칩도.

제2도는 본원 발명의 일실시에 사용되는 바이폴라 CMOS 복합의 입력낸드회로도.

제3도는 본원 발명의 일실시예에 사용되는 기본 셀이며 제2도의 회로를 구성하는 패턴언도.

제4도는 제3도의 단면도.

제5도는 본원 발명의 일실시예에 사용되는 기본 셀을 나타내는 도면.

제6도는 본원 발명의 일실시예에 사용되는 바이폴라 CMOS복합의 2입력낸드회로도.

제7도는 본원 발명의 일실시예에 사용되는 기본 셀이며 제6도의 회로를 구성하는 패터언도.

제8도는 본원 발명의 일실시예에 사용되는 기본 셀을 나태낸 도면.

제9도는 본원 발명의 일실시예에 사용되는 바이폴라·CMOS복합의 2입력낸드회로도.

제10도는 본원 발명의 일실시예에 사용하는 기본 셀이며 제9도의 회로를 구성하는 패터언도.

제11도는 제10도의 단면도.

제12도는 본원 발명의 일실시예에 사용하는 바이폴라·CMOS복합의 2입력낸드회로도.

제13도는 본원 발명의 일실시예에 사용하는 기본 셀이며 제12도의 회로를 구성하는 패터언도.

제14도는 제13도의 단면도.

제15도는 본원 발명의 일실시예에 사용하는 바이폴라·CMOS복합의 2입력낸드회로도.

제16도는 본원 발명의 일실시예에 사용되는 기본 셀이며 제15도의 회로를 구성하는 패터언도.

제17도는 제16도의 단면도.

제18도는 본원 발명의 일실시예에 의한 게이트 얼레이 LSI의 마스터구조를 나타낸 도면.

제19도는 본원 발명의 일실시예에 사용되는 출력회로를 나타낸 도면.

제20도는 본원 발명의 일실시예에 사용되는 기본 셀의 평면패터언을 나타낸 도면.

제21도는 제20도의 단면도.

제22도는 바이폴라·CMOS 복합회로의 일례인 2입력낸드회로도.

제23도는 제20도에 나타낸 기본 셀이며 제22도의 회로를 구성하는 평면 패터언을 나타낸 도면.

제24도는 제23도의 단면도.

제25도는 바이폴라·CMOS 복합회로의 일례인 2입력노어회로도.

제26도는 제20도에 나타낸 기본셀이며 제25도의 회로를 구성하는 평면패터언을 나타낸 도면.

제27도는 바이폴라·CMOS복합회로의 일례인 인버어터회로도.

제28도는 제20도에 나타낸 기본 셀이며, 제27도의 회로를 구성하는 평면패터언도.

제29도는 본원 발명의 일실시예에 사용하는 기본셀의 평면패터언도.

제30도는 제29도에 나타낸 기본셀이며 제22도의 회로를 구성하는 평면패터언도.

제31도는 본원 발명의 다른 실시예에 의한 게이트얼레이 LSI의 마스터구조를 나타낸 도면.

제32도는 제31도의 MOS얼레이부의 구성을 나타낸 도면.

제33도는 제31도의 바이폴라 얼레이부의 구성도.

제34도는 본원 발명의 다른 실시예를 나타낸 도면.

제35도는 제34(b)도의 구체적 회로예를 나타낸 도면.

제36도는 제35도의 구체적 회로예를 나타낸 도면.

제37도는 4개의 서브칩으로 이루어진 반도체집적회로장치를 나타낸 도면.

제38도는 본원 발명의 다른 실시예를 나타낸 도면.

본원 발명은 반도체 집적호로에 관한 것이며, 특히 MOS트랜지스터 및 바이폴라트랜지스터로 이루어진 고속이며 저소비전력의 반도체집적회로에 관한 것이다.

반도체 집적회로장치의 하나인 게이트얼레이 LSI란 LSI를 제조할 때에 사용하는 10수매의 포토마스크중에서 배선에 해당하는 마스크만을 개발품종에 응해서 작성하여 소망의 전기회로동작을 갖는 LSI를 제조하는 것이다. 이 마스터 슬라이스방식의 개념은 1960년도부터 있었다고 말하여지고 있다.

게이트얼레이 LSI의 구성을 제1도에 나타낸다. 반도체기판(10)은 그 외주에 본딩패드 및 입출력회로영역(14)을 가지며, 내부에는 트랜지스터 등의 소자로 이루어진 기본셀(11)을 X방향으로 배열한 기본셀열(12)을 배선영역(13)을 끼고 y방향으로 반복하여 배치한 구성을 취하고 있다. 소망의 전기회로동작을 얻기위해 인접한 기본셀(11)을 1개 또는 수개 결선하여 낸드게이트나 플립플롭등의 내부회로를 형성한다. 그리고 복수개의 기본셀(11)로 형성한 각종 논리레이트간을 논리도에 따라 배선함으로써 하나의 LSI를 구성한다. 여기서 입출력회로는 입력회로, 출력회로가 독립해서 형성되는 것 등이 있다.

종래의 CMOS게이트얼레이 LSI에서는 기본셀(11)은 CMOS트랜지스터로 구성되어있다. CMOS트랜지스터로 구성되는 내부회로는 소비전력이 작다고 하는 특징을 가지고 있지만, MOS트랜지스터의 상호 콘닥턴스가 작기 때문에 부하용량이 크면 그 충방전에 시간이 걸려 스피이드가 느리게 되는 결점이 있었다.

또, 종래의 바이폴라게이트얼레이 LSI에서는 기본셀(11)의 바이폴라트랜지스터 및 저항 등으로 구성되어 있다. 바이폴라트랜지스터로 구성되는 내부회로는 바이폴라트랜지스터의 상호 콘닥턴스가 MOS트랜지스터에 비해 크기 때문에 부하용량이 커져도 스피이드가 떨어지지 않는다는 특징을 갖고 있지만, 대전류를 저임피이던스회로에 흘려 넣거나 흘러 내보내거나하므로 소비전력이 크다고 하는 문제점이 있었다.

또 일본국 특개소 57-181152호 공보에는 단위회로셀이 MOS 트랜지스터로 구성되며, 입출력회로가 바이폴라트랜지스터와 MOS 트랜지스터가 혼재하는 마스터슬라이스방식의 반도체집적회로장치가 표시되어 있지만, 반도체기판의 태반을 차지하는 내부회로가 MOS트랜지스터로 구성되어 있기 때문에, 상술한 바와 마찬가지로 부하용량이 크면 그 충방전에 시간이 걸려 스피이드가 느리게 된다고 하는 문제점이 있었다.

본원 발명의 목적은 이상 기술한 종래의 문제점을 보완하고 고속이며 저소비전력의 반도체집적회로장치를 제공하는데 있다.

상기 목적을 달성하는 본원 발명 반도체집적회로장치의 특징으로 하는 바는 내부회로는 주로 바이폴라트랜지스터와 트랜지스터로 구성되는 것에 있다.

다음에 본원 발명을 실시예에 의거하여 상세히 설명한다.

제18도에 본원 발명에 의한 게이트얼레이 LSI의 실시예를 나타낸다.

(300)은 반도체기판이다. 반도페기판(300)은 그 주변에 배치된 입출력회로(301)와 후술하는 회로로 구성된 기본셀(302)을 X방향으로 복수개 배열한 복수의 기본셀(303)과 기본셀열(303)간에 설치된 배선영역(304)으로 구성되어 있다. LSI로서의 소망의 전기회로를 얻기위해 인접한 기본셀(302)을 1개 또는 복수개 결선하여 각종 게이트회로나 플립플롭회로 등의 내부회로를 구성한다. 그리고 이들 내부회로 및 내부회로와 입출력회로간을 전산기를 사용한 자동배선에 의해 상호 접속함으로써 소망의 LSI를 구성한다.

여기서, 본원 발명의 실시예에 있어서의 입출력회로로서는 고속, 고부하 구동능력의 점에서 TTL이나 ECL의 주로 바이폴라트랜지스터로 구성되는 회로가 적합하다.

제19도는 TTL출력회로의 대표적인 예를 나타내고 있다. 도면에 있어서 (310)은 전원단자, (311)은 입력단자, (312)는 출력단자, (314)~(315)는 저항, (316)~(319)는 NPN바이폴라트랜지스터이다. 이 회로는 TTL인버어터회로로서 회로이며, 동작을 설명은 생략한다. 또 회로를 공지의 ECL회로를 사용해도 좋다.

그리고 입력회로로서 제19도와 같은 회로를 사용할 수도 있다. 또 입출력회로로는 후술하는 바이폴라·CMOS복합회로를 사용해도 좋다.

제2도에 본원 발명의 실시예에 사용되는 내부회로를 구성하는 기본 셀의 일례가 되는 토템폴출력형 2입력낸드회로를 나타낸다.

제2도에 있어서, (20)은 콜렉터가 전원단자(203)에, 에미터가 출려단자(202)에 접속되는 제1의 NPN트랜지스터(이하 NPN이라고 생략함), (21)은 콜렉터가 출력단자(202)에, 에미터가 접지전위 GND인 고정전위단자에 접속되는 제2의 NPN, (201)은 2개의 입력단자, (22) 및 (23)은 각 게이트가 각기 다른 입력단자(201)에, 각 소오 및 각 드레인이 제1의 NPN(20)의 콜렉터와 베이스와의 사이에 병렬로 각기 접속되는 PMOS, (26) 및 (27)은 각 게이트가 각기 다른 입력단자(201), 각 드레인 및 각 소오스가 제2의 NPN(21)의 콜렉터와 베이스와의 사이에 직렬로 각기 접속되는 NMOS, (210) 및 (211)은 제1 및 제2의 NPN(20) 및 (21)의 베이스와 에미터와의 사이에 설치되는 저항이다.

표 1은 본 실시예의 논리동작을 나타낸 것이다.

[표 1]

먼저 입력(201)의 어느 한쪽이 "0"레벨인 대 PMOS(22), (23)의 어느 한쪽이 온으로 되며, NMOS(26), (27)의 어느 하나가 오프로 된다. 따라서 제1의 NPN(20)의 베이스전위가 상승하고, 제1의 NPN(20)은 온으로 되며, 제2의 NPN(21)은 저항(211)을 통해 베이스, 에미터간이 단락되어 오프로 되므로 제1의 NPN(20)의 에미터전류는 부하를 충전하고 출력(202)은 "1"레벨로 된다.

입력(201)의 양족이 "0"레벨일때, PMOS(22), (23)의 양쪽이 온으로 되고, NMOS(26), (27)의 양쪽이 오프로 된다. 따라서 동작은 상기와 같으며 출력(202)은 "1"로 된다.

한편 입력(201)의 양쪽이 "1"레벨일 때, PMOS(22), (23)의 양쪽이 오프되고, NMOS(26), (27)의 양쪽이 온으로 된다. 따라서 제1의 NPN(20)은 베이스, 에미터간의 저항(210)을 통해 단축되어 오프로 되며, 제2의 NPN(21)의 베이스, 클렉터간은 NMOS(26), (27)을 통해 단락되므로, 제2의 NPN(21)의 베이스에는 출력(202)에서 전류가 공급되고, 제2의 NPN(21)은 온으로 되며, 출력(202)은 "0"레벨로 된다. 저항(210),(211)은 NPN트랜지스터가 온으로 될 때에는 베이스전류를 분류하지만, NPN트랜지스터가 오프로 절환되었을 때에 베이스의 축전전하를 방전하는 작용을 한다.

본 실시예에 의하면 CMOS와, 바이폴라트랜지스터의 최소구성으로 2입력낸드회로가 실현될 수 있다. 또, 본 실시예에 의하여 고주파 특성이 뛰어난 NPN바이폴라트랜지스터를 사용하므로, 초고속동작이 가능하다.

또, 본 실시예에 의하여 고입력임피이던스, 저출력임피이던스회로를 실현할 수있고, 전원(203)에서 접지까지의 직류패스를 만드는 일은 없으므로 저소비전력특성을 실현할 수 있다.

이 바이폴라·CMOS복합히로를 적절하게 구성할 수 있는 레이아우트패터언 제3도에 나타내며, 이해를 돕기위해 단면도를 제4도에 나타낸다. 제4도는 인버어터회로를, 나타내지만 공통 개념은 제3도와 같은 부호로 나타낸다.

제3도에는 간결을 위해 제4도의 매입충(227)의 패티언 등은 생략하고 있다. 아이솔레이션(212)내에 PMOS(22), (23), NMOS(20), 저항(210), (211) 및 NMOS(26), (27)를 구성하고 아이솔레이션(213)내에 NPN(21)을 구성한다. 제3도의 게이트전극(220), (221)상에 제2도와 대응한 MOS트랜지스터의 번호를 나타낸다. P⁺영역(219)과 게이트전극(220), (221)으로 PMOS(22), (23)가 구성되며, P웰(214)내의 N⁺영역(223)과 게이트전극(221), (220)으로 NMOS(26), (27)가 구성된다. NPN(20)은 P영역(217)을 베이스하고 P영역(217)내의 N⁺영역(218)을 에미터로 하여 N⁺영역(215)을 콜렉터로 하고 있다. 저항(210), (211)은 각기 P영역(216), (222)로 구성된다. NPN(21)은 아이솔레이션(213)내에 있는 P영역(225)을 베이스로 하고, P영역(225)내의 N⁺영역(226)을 에미로 하여, N⁺영역(224)를 콜렉터로 하고 있다.

다음에 각 소자간의 결선에 대해 설명한다. NPN(20)의 콜렉터(215)와 PMOS(22), (23)의 소오스는 AL배선(42)에 의해 전원에 접속된다. 또는 AL배선과 각 소자와의 콘택트를 나타낸다. PMOS(22), (23)의 드레인과 NPN(20)의 베이스 저항(210)의 일단은 AL배선(228)에 의해 각기 접속된다. 저항(210)의 다른 일단과 NPN(20)의 에미터(218)는 AL(229)에 의해 접속되다.

NPN(21)의 에미터(226)과 저항(211)의 일단과 P웰(214)은 AL배선(43)에 의해 접지전위에 접속된다. 저항(211)이 다른 일단과 NMOS(27)의 소오스와 NPN(21)의 베이스는 AL배선(230)에 의해 각기 접속된다. NMOS(26)의 드레인과 NPN(21)의 콜렉터(224)는 AL배선(231)에 의해 접속된다. 도시를 생략했지만 NPN(20)이 에이터(218)와 NPN(21)을 콜렉터(224)는 2층째의 AL배선에 의해 접속한다.

제3도에 나타낸 레이아우트패터언에서 AL배선과 콘택트를 제외한 패터언을 제5도에 나타낸다. 즉 제5도의 패터언에 제3도의 AL배선과 콘택트를 실시하면 2입력낸드회로로 되며, 다른 AL 배선과 콘택트를 실시하면 인버어터나 2입력노어회로를 구성할 수 있다. 또한 플립플롭 등을 구성할 경우에는 제5도의 패터언을 필요수 가로로 줄짓게 사용하면 된다. 따라서 제5도를 기본 셀로 하여 제18도처럼 배치하면 게이트얼레이의 기본셀열을 구성할 수 있다. 본 실시예에 의하여 바이폴라·CMOS복합논리회로를 구성할 수 있는 기본셀을 갖는 게이트얼레이 LSI를 실현할 수 있으므로 고속, 저소비전력의 게이트얼레이 LSI를 얻을 수 있다.

제6도는 토템풀출력형 2입력낸드회로의 다른 실시예를 나타낸다.

제2도의 실시예에 있어서의 저항(210)을 NMOS(240)와 PMOS(242)에, 저항(211)을 NMOS(241)에 치환한 실시예이다. NMOS(240)의 게이트는 전원단자(203)에, 드레인 및 소오스는 각기 NPN(20)의 베이스와 에미터에 접속된다. NMOS(241)에 게이트는 전원단자(203)에 드레인 및 소오스는 각기 NPN(21)의 베이스와 에미터에 접속된다. PMOS(242)의 게이트는 접지전위에, 드레인 및 소오스는 각기 NPN(20)의 에미터와 베이스에 접속된다. 제2도와 같은 부품은 같은 번호로 나타낸다. 제2도와 대충 같은 동작이다. NMOS(241)은 비포화영역에서 항상 동작하며, 저항(211)의 대용을 하고 있다. PMOS(242)의 입력(201)의 어느 한쪽이 "0"레벨일 때에, 출력(202)을 전원전압까지 올리는 작용을 하며, NMOS(240)는 출력(202)이 "0"레벨일 때 NPN(20)의 베이스, 에미터간을 단락하며, NPN(20)을 오프로하여, 전원단자(203)에서 NPN(20), (21)을 지나 접지에 흐르는 관통전류를 없애고, 소비전력을 감소시키는 작용을 한다. 본 실시예에 의하여 저항 대신에 작은 채널폭을 갖는 MOS트랜지스터를 사용하므로 더욱 집적도의 향상을 도모할 수 있다.

이 바이폴라·CMOS복합회로를 접합하게 구성할 수 있는 레이아우트패터언을 제7도에 나타낸다. 제7도에 간결을 위해 매입층의 패턴언등은 생략했다. 아이솔레이션(243)내에 PMOS(22), (23)(242), NPN(20) 및 NMOS(26), (27), (240), (241)을 구성하고, 아이솔레이션(244)내에 NPN(21)을 구성한다. 게이트전극(253), (254), (255), (256)상에 제6도와도 대응한 MOS트랜지스터의 번호를 나타낸다. P⁺영역(249), 게이트전극(253), (254), (255)에서 PMOS(242), (23), (22)가 구성되며, P웰(245)내지 N⁺영역(250)과 게이트전극(254), (255)에서 NMOS(26), (27)가 구성된다. 또 P웰(245)내의 N⁺영역(251), (252)와 게이트전극(256)에서 NMOS(240), (241)이 구성된다. NPN(20)은 P영역(247)을 베이스로하고, N⁺영역(247)내의 N⁺영역(248)을 에이터로 하며, N⁺영역(246)을 콜렉터로 하고있다. NPN(21)은 아이솔레이션(244)내에있는 P영역(258)을 베이스로 하고, P영역(258)내의 N⁺영역(259)을 에미터로 하며 N⁺영역(257)을 콜렉터로 하고 있다.

다음에 각 소자간의 결선에 대해 설명한다. NPN(20)의 콜렉터(246)와 PMOS(22), (23)의 소오스와 NMOS(240), (241)의 게이트(256)는 AL배선(42)에 의해 전원에 접속된다. 도면중 표는 AL배선과 각 소자와의 콘택트를 나타낸다. PMOS(22), (23)의 드레인과 NPN(20)의 베이스(247)와 PMOS(242)의 소오스는 AL배선(260)에 의해 각기 접속된다. NPN(20)의 에미터(248)와 PMOS(242)의 드레인AL배선(201)에 의해 접속된다. PMOS(242)의 드레인과 NMOS(26)의 드레인과 NPN(21)의 콜렉터(257)는 AL배선(263)에 의해 접속된다. NMOS(27)의 소오스와 NMOS(241)의 드레인과 NPN(21)의 베이스(258)는 AL배선(264)에 의해 각기 접속된다. NPN(21)의 에미터(259)와 NMOS(241)의 소오스와 PMOS(242)의 게이트(253)와 P웰(245)은 AL배선(43)에 의해 접지전위에 접속된다.

제7도에 나타낸 레이아우트패터언에서 AL배선과 콘택트를 제외한 패터언을 제8도에 나타낸다.

즉, 제8도의 패터언에 제7도의 AL배선과 콘택트를 실시하면, 2입력낸드회로로 되며, 다른 AL배선과 콘택트를 하면 인버어터나 2입력노오회로를 구성할 수 있다. 또한 플립플롭 등을 구성할 경우에는 제8도의 패터언을 필요수 가로롤 줄지어서 사용하면 된다. 따라서 제8도를 기본셀로 하여 제18도처럼 배치하면, 게이트얼레이의 기본셀열을 구성할 수 있다. 본 실시예에 의하여 저항 대신에 작은 채널폭을 MOS트랜지스터를 사용하므로 더욱 고집적의 게이트얼레이 LSI를 얻을 수 있다.

제6도의 실시예에 있어서는 NPN(20)의 베이스, 에이터간에 PMOS(242)를 설치했지만, 이 PMOS(242)를 설치하지 않아도 실동작에는 문제가 없다. 이것에 의해 더욱 고집적의 게이트얼레이 LSI를 얻을 수 있다.

제9도는 토템폴형 출력단을 갖는 2입력낸드회로의 다른 실시예를 나타낸다. 본 낸드회로는 NPN(20), (21), PMOS(22), (23), 데프레선형NMOS트랜지스터(이하 DNMOS라고 약칭함(24), (25), NMOS(26), (27)로 데프레선형 PMOS트랜지스터 (이하 DPMOS라고 약칭함((28), (29)로 이루어진다. 동작을 설명하면 먼저입력(201)의어느쪽이 "0"레벨일 때, PMOS(22), (23)의 어느 한쪽이 온으로 되고, NMOS(26), (27)의 어느 한쪽이 오프로 되며, DPMOS(28), (29)의 어느 한쪽의 온저항이 작아진다. 따라서 NPN(20)의 베이스전윈가 상승하여, NPN(20)은 온으로 되고, NPN(21)은 DPMOS(28)나 (29)를 통해 베이스, 에미터간이 단축되어 오프로 되므로 NPN(20)의 에미터전류는 부하를 충전하고 출력(202)은 "1"레벨로 된다. 입력(201)의 양쪽이 "0"레벨일때 PMOS(22), (23)의 양쪽이 온으로 되며, NMOS(26), (27)이 양쪽이 오프로되고, DPMOS(28), (29)의 온저항이 작아진다. 따라서 동작은 상기와 같으며 출력(202)는 "1"레벨로 된다. 한편 입력(201)의 양쪽이 "1"레벨일 때 PMOS(22), (23)의 양쪽이 오프로 되며, NMOS(26),(27)양쪽이 온으로 되고, DNMOS(24),(25)의 온저항이 커진다. 따라서 NPN(20)은 베이스, 에미터간이 DNMOS(24),(25)를 통해 단축되어 오프로되며, NPN(21)의 베이스, 콜렉터간은 NMOS(26),(27)을 통해 단락되므로, NPN(21)의 베이스에는 출력(202)에서 전류가 공급되어, NPN(21)은 온으로 되며, 출력(202)은 "0"레벨로 된다.

본 실시예에 의하면 NPN을 오프로 할때에는 그 NPN의 베이스, 에미터간의 MOS의 온저항이 작아져서 축적전하를 고속으로 발전하며, NPN이 온으로 될 때에는 그 베이스, 에미터간의 MOS의 온저항이 커져 베이스전류가 분류하지 않으므로 고속으로 온으로 된다. 따라서 더욱 고속동작이 가능해진다.

이 바이폴라·CMOS복합회로를 적합하게 구성할 수 있는 레이아우트패터언을 제10도에 나타내며, 이해를 돕기위해 단면도를 제11도에 나타낸다. 제11도는 인버어터회로를 나타내지만 공통개념은 제10도와 같은 부호로 나타낸다. 제10도에는 간결을 위해 제11도의 매입층(50)패터언 등은 생략하고 있다. 아이솔레이션(30)내에 PMOS(22),(23),DNMOS(24),(25) 및 NPN(20)을 구성하고, 아이솔레이션(44)내에 NMOS(26),(27),DPMOS(28),(29) 및 NPN(21)을 구성한다. 제10도의 게이트전극(37),(38)상에 제9도와 대응한 MOS트랜지스터의 번호를 나타낸다. P⁺영역(34)과 게이트전극(38),(37)로 PMOS(22),(23)가 구성되며, N⁺영역(35)과 게이트 전극(38),(37)로 NMOS(26),(27)이 구성되고, 그 외측의 PMOS측에 N⁺영역(33)과 게이트전극(37),(38)로 DNMOS(24),(25)가 구성되며, NMOS측에 P⁺영역(36)과 게이트전극(37),(38)로 DPMOS(28),(29)가 구성되어 있다. NPN(20)은 아이솔레이션(30)내에 있는 N⁺영역(39)을 콜렉터로 하고, P웰(31)을 베이스로 하며, DNMOS(25)의 소오스(제10도의 콘택트구멍(41)이 있는곳)을 에미터로 하고 있다. P웰(31)내에는 DNMOS(24),(25)가 포함되어 있지만 PMOS(22),(23)의 드레인영역의 일부도 포함되고 있다.

이것은 NPN(20)의 베이스와 PMOS(22),(23)의 드레인간을 AL배선을 사용하지 않고 내부접속하기 위해서이다. NPN(21)은 아이솔레이션(44)내에 있는 N⁺영역(40)을 에미터로 하고, P웰(32)을 베이스로 하여 NMOS(26)의 드레인의 P웰(32)의 외측(45)을 콜렉터로 하고 있다. P웰(32)은 DPMOS(28),(29)의 소오스의 일부를 포함하고 있다. 이것은 NPN(21)의 베이스와 DPMOS(28),(29)의 소오스간을 AL배선을 사용치 않고 내부 접속하기 위해서이다. 또 P웰(32)은 NMOS(26)의 드레인의 일부를 포함하고 있지않다.

이것은 NPN(21)의 콜렉터와 NMOS(26)의 드레인간을 AN배선을 사용하지 않고 내부 접속하기 위해서이다. NPN(20)의 콜렉터(39)와 PMOS(22), (23)의 소오스는 VCC전원선(42)에 의해 전원을 접속된다. NPN(20)의 베이스와 DNMOS(24)의 드레인은 AL배선(46)으로 접속된다. NPN(21)이 에미터(40)와 DNMOS(28), (29)의 드레인은 GND전원선(43)에 의해 GND에 접속된다. NPN(21)의 베이스와 NMOS(27)의 소오스는 AL배선(47)으로 접속된다. NPN(20)의 에미터(콘택트구멍(41)의 개소)와 NPN(21)의 콜렉터(콘택트구멍(48)의 개소)를 2층째의 AL(도시생략)에서 결선하며 그곳이 출력(202)으로 된다. 입력(201)은 게이트전극(37), (38)이다.

제10도에 나타낸 레이아우트패터언을 필요수 사용하여 AL배선층 및 콘택트층을 논리게이트마다 바꾸면, 인버어터나 낸드회로를 구성할 수 있다. 따라서 제10도에 AL배선층과 콘택트층을 실시하고 있지 않는 것을 기본셀로서 제18도처럼 배치하면 게이트얼레이의 기본셀열로 된다. 또 DNMOS(24), (25)의 소오스, 드레인영역과 AL배선을 접속하는 콘택트구멍과, DNMOS(28), (29)의 소오스, 드레인영역과 AL배선을 접속하는 콘택트구멍이 기본셀의 중심쪽에 존재할 수 있으므로, DNMOS(24), (25)와 DPMOS(28), (29)소오스, 드레인영역의 외측의 위를 AL배선영역으로서 사용할 수 있다. 이와같은 것은 배선영역 밑에 소자를 매입하고 있는 것에 해당하며, 면적효율이 좋아진다. 본 실시예에 의하여 바이폴라·CMOS 복합논리회로 고밀도로 구성할수 있으므로 고속, 저소비전력 및 고집적의 바이폴라·CMOS복합의 게이트얼레이 LSI를 얻을 수 있다.

본원 발명의 다른 실시예를 도면에 의거하여 설명한다. 제12도는 상보형출력단을 갖는 2입력낸드회로를 나타낸다. 본 낸드회로는 PNP트랜지스터(이하 PNP라고 약칭함)(51), NPN(21), PMOS(22), (23), DNMOS(24), (25), NMOS(26), (27), DPMOS(28), (29)로 이루어진다. 제2도와 같은 부품은 같은 부호로 나타냈다.

다음에 동작을 설명하면 먼저 입력(52)의 어느 한쪽이 "0"레벨일때, PMOS(22), (23)의 어느 한쪽이 온으로 되며, NMOS(26), (27)의 어느 한쪽이 오프로 되고, DPMOS(28), (29)의 어느 한쪽의 온 저항이 작아진다. 따라서, PNP(51)의 베이스전위가 내려가 PNP(51)은 온으로 되며, PNP(21)는 DPMOS(28)나 (29)를 통해서 베이스, 에미터간이 단락되어 오프로 되므로 PNP(51)의 콜렉터 전류는 부하를 충전하고 출력(53)는 "1"레벨로 된다. 다음에 입력(52)의 양쪽이 "0"레벨일때, PMOS(22), (23)의 양쪽이 온으로 되며, NMOS(26), (27)의 양쪽이 오프로 되어, DPMOS(28), (29)의 온저항이 작아진다. 따라서 동작은 상기와 같으며 출력(53)은 "1"레벨로 된다. 한편 입력(52)의 양쪽이 "1"레벨일때, PMOS(22), (23)의 양쪽이 오프로 되며, NMOS(26), (27)의 양쪽이 온으로 되고, DPMOS(24), (25)의 온 저항이 작아져서 DPMOS(28), (29)의 온저항이 커진다. 따라서 PNP(51)는 베이스, 에미터간이 DPMOS(24), (25)를 통해 단락되어 오프로 되며, NPN(21)의 베이스, 콜렉터간은 NMOS(26), (27)을 통해서 단락되므로 NPN (21)의 베이스에는 출력(53)에서 전류가 공급되고, NPN(21)은 온으로 되며, 출력(53)은 "0"레벨로 된다.

이 바이폴라·CMOS 복합회로를 적합하게 구성할 수 있는 레이아우트패터언을 제13도에 나타내며, 이해를 돕기 위해 단면도를 제1도에 나타낸다. 제14도는 인버어터회로를 나타내지만, 공통 개념은 제13도와 같은 부호로 나타낸다. 제13도는 간단하게 하기 위해 제14도의 매입층(50)의 패터언 등은 생략했다. 본 예에 있어서 PNP트랜지스터(51)는 횡형이 사용되고 있다. 게이트전극(37), (38)위에 제13도와 대응한 MOS트랜지스터의 번호를 나타낸다. MOS트랜지스터 및 NPN(21)의 구성은 제10도와 같다. PNP(20)는 횡형이며, P⁺영역(62)을 에미터로 하고, 아이솔레이션(60)내의 N영역을 베이스로 하여 PMOS(22)의 드레인(콘택트구멍(63)이 있는 개소)를 콜렉터로 하고 있다. P웰 (61)은 DNMOS(24)의 소오스의 일부를 포함하고 있지 않다. 이것은 PNP(51)의 베이스와 DNMOS(24)의 소오스간을 AL배선을 사용하지 않고 내부 접속하기 위해서이다. PNP(51)의 에미터(62)와 DNMOS(25)의 드레인 VCC전원선(42)에 의해 전원에 접속된다. DNMOS(24)의 소오스와 PMOS(22), (23)의 소오스는 AL배선(64)에 의해 접속된다.

NMOS(26), (27),DPMOS(28), (29), NPN(21)의 접속은 제10도와 같으므로 설명을 생략한다. PNT(51)의 콜렉터(콜렉터구멍(63)의 개소)와 NPN(21)의 콜렉터(콜렉터구멍(48)의 개소)를 2층째의 AL(도시생략)에서 결선하면 그곳이 출력(53)으로 된다. 입력(52)은 게이트전극(37),(38)이다.

제13도에 나타낸 레이아우트패터언을 필요수 사용하여 AL배선층 및 콘택층을 논리게이트마다 바꾸면 인버어트는 낸드회를 구성할 수 있다. 따라서 제13도에 AL배선층과 콘택층을 실시하지 않은 것을 기본셀로서 제18도처럼 배치하면 게이트얼레이의 기본셀열로 된다. 본 실시예에 의해서도 고속, 저소비전력 및 고집적의 바이폴라·CMOS복합의 게이트얼레이 LSI를 얻을 수 있다.

제15도에 나타낸 상보형출력단을 갖는 2입력낸드회를 적절하게 구성할 수 있는 본원 발명의 다른 실시예를 제16도에 나타내며, 이해를 돕기위해 단면도를 제17도 나타낸다. 먼저 제15도의 동작을 설명한다. 먼저 입력(86)의 어느 한쪽이 "0"레벨일 때, PMOS(82), (83)의 어느 한쪽이 온으로 되며, NMOS(84), (85)의 어느 한쪽이 오프로 된다. 따라서 NPN(80)와 PNT(81)의 베이스전위가 올라가 NPN(80)은 온으로 되고 PNT(81)는 오프로 되므로 NPN(80)의 에미터전류는 부하를 충전하고 출력(87)은 "1"레벨로 된다. 다음에 입력(86)이 양쪽이 "0"레벨일 때 PMOS(82), (83)의 양쪽이 온으로 되며, NMOS(84), (85)의 양쪽이 오프로 된다. 따라서 동작은 상기와 같으며 출력(87)은 "1"레벨로 된다. 한편, 입력(86)의 양쪽이 "1"레벨일 때, PMOS(82), (83)의 양쪽이 오프되며, NMOS(84), (85)의 양쪽이 온으로 된다. 따라서 NPN(80)과 PNT(81)의 베이스전위가 내려가고, NPN(80)은 오프로되고, PNT(81)은 온으로 되므로, 출력(87)은 "0"레벨로 된다. 제16도는 제15도를 적절하게 구성할 수 있는 레이아우트패터언을 나타내며, 제17도는 그 세로구조이다. 제17도는 인버어터회로를 나타내지만, 공통개념은 제16도와 같은 부호로 나타낸다. 제16도의 게이트전극(93), (94)위에 제15도와 대응한 MOS트랜지스터의 번호를 나타낸다. P⁺영역(91)과 게이트전극(93), (94)로 PMOS(82), (83)가 구성되고, N⁺영역(92)과 게이트전극(93), (94)로 NMOS(84), (85)가 구성된다. NPN(80)은 N⁺영역(96)을 에미터로 하고, P영역(95)을 베이스로 하며, N⁺영역(99)을 콜렉터로 하고 있다. 또 PNT(81)은 P⁺영역(98)을 에미터로 하고 N영역(97)을 베이스로 하며, P⁺영역(100)을 콜렉터로 하고 있다. PMOS(82), (83)의 소오스와 NPN(80)의 콜렉터(99)는 VCC전원선(101)으로 전원에 접속된다. PMOS(82), (83)의 드레인, NPN(80)과 PNT(81)의 베이스(95)와 (97), NMOS(84)의 드레인간을 AL배선(102)에 의해 접속된다. PNT(81)이 콜렉터(100)와 NMOS(85)의 소오스는 GND전원선(103)으로 GND에 접속된다. NPN(80)의 에미터(96)와 PNT(81)의 에미터(98)간은 AL배선(104)으로 접속되며, 그곳이 출력(87)으로 된다. 입력(86)은 게이트전극(93), (94)이다.

제16도에 나타낸 레이아우트패터언을 필요수 사용하면 AL배선층 및 콘택트층을 논리게이트마다 바꾸면 인버어터나 낸드회로를 구성할 수 있다. 따라서 제16도에 AL배선층과 콘택트층을 실시하지 않은 것을 기본셀로서 제18도처럼 배치하면 게이트얼레이의 기본셀열로 된다. 본 실시예에 의하여 아이솔레이션영역이 불필요하므로 더욱 고집적의 게이트얼레이 LSI를 얻을 수 있다.

제20도는 제18도의 기본셀(302)의 다른 실시예의 셀패터언을 확대한 것이다.제21도는 이해를 돕기 위해 그 단면도를 개념적으로 나타낸 것이다. 제20도와 제21도는 동일부품은 동일번호로 나타내고 있다. P형 반도체기판상에서 설치한 N웰(422)내에 PMOS트랜지스터를 구성하는 P⁺영역(423) 및 NPN바이폴라트랜지스터를 구성하는 콜렉터영역(424), 베이스영역(425), 에미터영역(426)을 형성하고 있다. 즉 하나의 N웰내의 PMOS트랜지스터와 NPN바이폴라트랜지스터를 구성하고 있다. 이것은 콜렉터영역(424)의 전위를 전원전위VCC로 하는 회로부분에 사용함으로써 PMOS트랜지스터의 기판(이 경우 N웰(21)전위를 NPN바이폴라트랜지스터의 콜렉터전위로 고정하여, 집접화를 도모하는 것이다. N웰(422)내에는 NPN바이폴라트랜지스터를 구성하는 콜렉터영역(427), 베이스영역(428), 에미터영역(429)를 형성하고 있다. 이것은 콜렉터영역(27)의 전위가 변화하는 회로부분에서 사용하는 것이다. N웰(421)과 N웰(422)이 사이는 접지전위로 떨어뜨린 P형영역(427)에서 전기적으로 절연할 필요에서 내전압 등으로 결정되는 치수만큼 떨어지게 할 필요가 있다. 여기서 접지전위로 떨어뜨린 P형영역(437)은 NMOS트랜지스터의 기판에 해당하는 것에 착안하여 N웰(421)과 (422)사이에 NMOS트랜지스터를 구성하는 N⁺영역(430)을 형성하고 있다.

마찬가지로 NMOS트랜지스터를 구성하는 N⁺영역(431), (432)을 형성하고 있다. P⁺영역(433)은 P영역(437)의 전위를 접지전위로 떨어뜨리기 위해 설치하고 있다. (434), (436)은 PMOS트랜지스터 및 NMOS트랜지스터의 폴리실리콘 등으로 이루어진 게이트전극에서 입력부로 된다. 그 양단에는 채널영역(413)의 윗쪽으로부터나 아래쪽으로부터도 입력할 수 있도록 1층째 AL등의 제1배선과의 콘택트가 취해지도록팽창(일반적으로 도그보온이라고 부름)을 갖게 하고 있다. (434)는 2개의 NMOS트랜지스터의 게이트전극이다. 출력은 일반적으로 N웰(422)내에 형성된 콜렉터영역(427)으로 되지만, 입력부의 (435), (436)의 출력부(427)은 제18도의 y방향을 달리는 2층째의 AL등의 제2배선의 배선피치와 같은 치수로 하고, 자동설계할 수 있도록 하고 있다.

게이트전극(435), (436), (434)등을 구성하는 폴리 Si배선 위에는 제1의 절연막(도시생략)이 있으며, 이 위에 A1등으로 길이방향을 기본셀열과 평행으로 전원배선이나 A1의 제1배선(도시생략)이 형성된다. 여기서 제1배선은 논리블록내의 결선이나 논리블록간의 결선을 한다. 폴리 Si배선(434)등 또는 확산층(423)등과 A1의 제1배선을 접속할 필요가 있을 때에는 제1의 절연막에 콘택트구멍(이하 단지 콘택트라고 칭함)을 뚫는다. 제1배선상에는 제2의 절연막(도시생략)이 다시 그 위에 길이방향이 기본셀열과 직교하도록 A1의 제2배선이 형성되어 있다. 제1배선과 제2배선을 접속할 필요가 있을 때는 제2의 절연막에 콘택트구멍(이하 관통구멍이라고 칭함)을 뚫는다. 최상층에는 제3의 절연막이있으며, 트랜지스터, 배선을 보호하고 있다. 일반의 게이트얼레이 LSI에서는 제1배선, 제2배선 및 양자를 접속하기위해 필요한 부분에 관통구멍을 설치한 제2의 절연막을 품종마다 바꾸어 소망의 LSI를 얻을 경우가 많다. 또 제1배선과 폴리 Si 배선 및 확산층을 접속하기 위해 필요한 부분에 콘택트를 설치한 제1의 절연막도 바꾸고 있는 예도 있다.

제20도에 나타낸 바와같이 기본셀을 사용하면 LSI를 설계하는데 필요한 논리회로를 구성할 수 있다. 다음에 그 실례에 대해 설명한다.

제22도는 바이폴라·CMOS복합회로의 일례인 2입력낸드회로이다.

제22도에 있어서, (450)은 콜렉터가 전원단자(40)에 에미터가 출력단자(443)에 접속되는 제1의 NPN바이폴라트랜지스터(이하 단지 제1의 NPN이라고 칭함), (451)은 콜렉터가 출력단자(443)에, 에미터가 접지전위인 고정전위단자에 접속되는 제2의 NPN바이폴라트랜지스터(이하 단지 제2의 NPN이라고 칭함), (441) 및 (442)는 2개의 입력단자, (444) 및 (445)는 각 게이트가 각기 다른 입력단자(442) 및 (441)에, 각 소오스 및 각 드레인이 제1의 NPN(450)의 콜렉터와 베이스와의 사이에 병렬로 각기 접속되는 제1, 제2의 PMOS트랜지스터(이하 단지 제1의 PMOS, 제2의 PMOS라고 칭함), (446) 및 (447)은 각 게이트가 각기 다른 입력단자(441) 및 (442)에 각 드레인및 각 소오스가 제2의 NPN(451)의 콜렉터와 베이스와의 사이에 직렬로 각기 접속되는 제1, 2의 NMOS트랜지스터(이하 단지 제1의 NMOS, 제2이 NMOS라고 칭함), (448)은 게이트가 전원단자(440)에 드레인 및 소오스가 제1의 NPN(450)의 베이스와 에미터에 접속되는 제3의 NMOS트랜지스터(이하 단지 제3의 NMOS라고 칭함), (449)는 게이트가 전원단자(440)에 드레인 및 소오스가 제2의 NPN(451)의 베이스와 에미터에 접속되는 제4의 NMOS트랜지스터(이하 단지 제4의 NMOS라 칭함)이다.

제22도의 회로의 논리동작은 상술한 표 1에 나타낸 제2도의 것과 같다.

먼저 입력(441) 및 (442)의 어느 한쪽이 "0"레벨일 때, 제1, 제2의 PMOS(444), (445)의 어느 한쪽이 온으로 되고, 제1, 제2의 NMOS(446), (447)의 어느 한쪽이 오프로 된다. 따라서 제1의 NPN(450)의 베이스전위가 상승하여, 제1의 NPN(450)은 온으로 되고 제2의 NPN(451)은 비포화영역에 있는 제4의 NMOS(449)를 통해서 베이스, 에미터간이 단축되어 오프로 되므로 제1의 NPN(450)의 에미터전류는 부하를 충전하여 출력(443)은 "1"레벨로 된다.

입력(441) 및 (442)의 양쪽이 "0"레벨일 때, 제1, 제2의 NMOS(446), (447)의 양쪽이 오프로 된다. 따라서 동작은 상기와 같으며 출력(443)은 "1"레벨로 된다.

한편 입력(441) 및 (442)의 양쪽이 "1"레벨일때, 제1, 제2의 PMOS(444), (445)의 양쪽이 오프로 되며, 제1, 제2의 NMOS(446), (447)의 양쪽이 온으로 된다. 따라서 제1의 NPN(450)은 베이스, 에미터간이 비포화영역에 있는 제3의 NMOS(448)를 통해서 단락되어 오프로 되고, 제2의 NPN(451)의 콜렉터, 베이스간은 제1, 제2의 NMOS(446), (447)을 통해 단락되므로, 제2의 NPN(451)의 베이스에는 출력(443)에서 전류가 공급되어 제2의 NPN(451)은 온으로 되며 출력(443)은 "0"레벨로 된다.

그리고, 제3, 제4의 NMOS(448), (449)는 단순한 저항소자라도 좋다.

이 2입력낸드회로를 제20도의 기본셀을 사용하여 구성한 것을 제23도에 나타낸다. 제23도중 표는 콘택트, 파선은 제1배선, 표는 관통구멍, 1점쇄선은 제2배선을 나타낸다. 제2도와 동일부품은 동일번호로 나타낸다. 또 제22도와의 대응을 붙이기 위해 게이트전극상 등에 소자번호를 붙이고 있다.

먼저, VCC전원으로 되는 제1배선(452)이 콘택트(453)에 의해 제2의 PMOS(445)의 소오스에, 콘택트(454)에 의해 제1의 PMOS(444)의 소오스에 콘낵트(455)에 의해 제1의 NPN(450)의 콜렉터에 또 콘택트(456)에 의해 제3, 제4NMOS(448), (449)의 게이트전극(434)에 각기 접속되어 있다. 제1배선(457)과 콘택트 (459), (458), (560)에 의해 제1, 제2의 PMOS(444), (445)의 드레인, 제1의 NPN(450)의 베이스, 제3의 NMOS(448)의 드레인이 각기 접속되어 있다.

제1배선(461), (462) 콘택트 (463), (464), (465), (466), (467)에 의해 제1의 NPN(450)의 에미터, 제3의 NMOS(448)의 소오스, 제1의 NMOS(446)의 드레인, 제2의 NPN(451)의 콜렉터가 각기 접속되어 있다. 또한 제2배선(468)관통구멍(469), (470)에 의해 제1의 NPN(450)의 에미터와 제2의 NPN(451)의 콜렉터가 접속되어 있다. 이것은 만약 이 제2배선(468)이 없으면 제1의 NPN(450)의 에미터와 제2의 NPN(451)의 콜렉터간에 제1의 NMOS(446)의 드레인의 시이트저항이 들어가, 스피이드가 저하하므로 그것을 방지하기 위해 설치하고 있다. 또 이 제2배선(468)은 y방향으로 달리는 제2배선의 격자상이 있으며, DA에의 방해를 최소한으로 하고 있는 제1배선(471), 콘택트(472), (473), (474)에 의해 제2의 NMOS(447)의 소오스, 제4의 NMOS(449)의 드레인, 제2의 NPN(451)의 베이스가 각기 접속된다. 그리고 접지전위선으로 되는 제1배선(475)이 콘택트(476), (477)에 의해 제4의 NMOS(449)의 소오스, 제2의 NPN(451)의 에미터에 접속된다. 콘택트(478)에 의해 P기판(437)이 접지전위에 고정되어 있다.

AL등의 배선의 굵기에 대해서는 전원선으로 되는 제1배선(452), (475)는 굵고, 베이스전류의 약 h_FE배 흐르는 에미터전류가 흐르는 제1배선(461), (462) 및 제2배선(468)은 베이스전류가 흐르는 제1배선(457), (471)보다 굵게 하고 있다. 즉 베이스배선은 그프로세스의 최소선폭으로 구성한다.

또, 콘택트(453), (454), (466), (472)가 2개씩 있는 것은 여유가 있는 곳에서는 접촉 저항을 줄이거나, MOS트랜지서터의 드레인 또는 소오스의 시이트 저항을 줄여 스피드업을 도모하기위한 것이다.

제24도는 제22도의 바이폴라·CMOS복합회로의 2입력낸드회로를 구성한 제23도의 단면도를 나타낸다. 도면중에 제22도와의 대응을 붙이기 위해 소자번호를 붙어 놓았다. 배선공정전의 단면도인 제21도에 배선을 부가한 것이며, 새로운 설명은 생략한다.

제25도는 바이폴라·CMOS복합회로의 다른 예인 2입력노어회로이다.

제25도에 있어서, (488)은 콜렉터가 전원단자(490)에, 에미터가 출력단자(481)에 접속되는 제1의 NPN(489)은 콜렉터가 출력단자(481)에 에미터가 접지전위인 고정전위단자에 접속되는 제2의 NPN, (479) 및 (480)은 2개의 입력단자, (482) 및 (483)은 각 게이트가 각기 다른 입력단자(479) 및 (480)에, 각 소오스 및 각 드레인이 제1의 NPN(488)의 콜렉터와 베이스와의 사이에 직렬로 각기 접속되는 제1, 제2의 PMOS, (484) 및 (485)는 각 게이트가 각기 다른 입력단자(479) 및 (480)에 각 드레인 및 각 소오스가 제2의 NPN(489)의 콜렉터와 베이스와의 사이에 병렬로 각기 접속되는 제1, 제2의 NMOS, (486)은 게이트가 전원단자(490)에 드레인 및 에미터가 제1의 NPN(488)의 베이스와 에미터에 접속되는 제3의 NMOS, (487)은 게이트가 전원단자(490)에 드레인 및 에미터가 제2의 NPN(489)의 에미터에 접속되는 제4의 NMOS이다. 표 2는 본 실시예의 논리동작을 나타낸 것이다.

[표 2]

먼저 입력(479) 및 (480)와 양쪽이 "0"레벨일 때, 제1, 제2의 PMOS(482), (483)의 양쪽이 온으로 되며, 제1, 제2의 NMOS(484), (485)의 양쪽이 오프로 된다. 따라서, 제1의 NPN(448)의 베이스 전위가 상승하여, 제1의 NPN(488)은 온으로 되고, 제2의 NPN(489)은 비포화영역에 있는 제4의 NMOS(487)를 통해 베이스, 에미터간이 단락되어 오프로 되므로 제1의 NPN(488)의 에미터전류는 부하를 충전하고 출력(481)은 "1"레벨로 된다.

입력(479) 및 (480)의 어느 한쪽이 "1"레벨일 때, 제1, 제2의 PMOS(482), (483)의 어느 한쪽이 오프로 되고 제1, 제2의 NMOS(484), (485)의 어느 한쪽이 온으로 된다. 따라서, 제1의 NPN(488)은 베이스, 에미터간이 비포화영역에 있는 제3의 NMOS(486)를 통해 단락되어 오프로 되고, 제2의 NPN(489)의 베이스, 콜렉터간은 제1, 제2의 NMOS(484)나 (485)의 온쪽을 통해서 단락되므로, 제2의 NPN(489)의 베이스에는 출력(481)에서 전류가 공급되어 제2의 NPN(489)은 온으로 되고, 출력(481)은 "0"레벨로 된다.

입력(479) 및 (480)의 양쪽이 "1"레벨일 때, 제1, 제2의 PMOS(482), (483)의 양쪽이 오프로 되고, 제1, 제2의 NMOS(484), (485)의 양쪽이 온으로 된다. 따라서 동작은 상기와 같으면 출력(481)은 "1"레벨로 된다.

이 2입력노어회로를 제20도의 기본셀을 사용하여 구성한 것을 제26도에 나타낸다. 도면중 표는 콘택트, 파선은 A1등의 제1배선, 표는 관통구멍, 1점쇄선은 AL등의 제2배선을 나타낸다. 제23도에서 상세히 설명했으므로 여기서는 번잡을 피하기 위해 제20도와 동일부품의 번호는 생략한다. 제25도와의 대응을 붙이기 위해 게이트전극상등에 소자번호 등을 붙어 놓았다. 또 제23도와 동일장소의 콘택트 등은 동일번호로 나타낸다.

먼저 VCC 전원선으로 되는 제1배선(452)과 콘택트(454), (455), (456)에 의해 제1의 PMOS(482)의 소오스, 제1의 NPN(488)의 콜렉터, 제3, 제4의 NMOS(486), (487)의 게이트전극이 VCC전위에 접속된다. 제1배선(491)과 콘택트(492), (458), (460)에 의해 제2의 PMOS(483)의 드레인, 제1의 NPN(488)의 베이스, 제3의 NMOS (486)의 드레인이 접속되어 있다. 제1배선(494), (496)콘택트(463), (464), (493), (495), (467)에 의해 제1의 NPN(488)의 에미터, 제3의 NMOS(486)이 소오스, 제1, 제2의 NMOS(484), (485)의 드레인, 제2의 NPN(489)의 콜렉터가 접속되어 있다. 또한 제2배선(468), 관통구멍(469), (470)에 의해 제1의 NPN(488)의 에미터와 제2의 NPN(489)의 콜렉터가 접속되어 있다. 제2배선(468)을 설치하는 이유는 앞서 2입력낸드회로의 경우와 같다. 제1배선(497)과 콘택트(466), (472), (473), (474)에 의해 제1, 제2의 NMOS(484), (485)의 소오스, 제4의 NMOS(487)의 드레인, 제2의 NPN(489)의 베이스가 접속되어 있다. 접지전위선으로 되는 제1배선(475)과 콘택트(476), (477), (478)에 의해 제4의 NMOS(487)의 소오스, 제2의 NPN(489)의 에미터 및 P기판(437)이 접지전위에 고정된다. 이와같이 하여 2입력노어회로를 구성한다.

제27도는 본 실시예의 기본셀에 적합한 바이폴라·CMOS복합회로의 다른 예인 인버어터회로이다.

제27도에 있어서, (4107)는 콜렉터가 전원단자 (4100)에, 에미터가 출력단자(499)에 접속되는 제1의 NPN, (4108)은 콜렉터가 출력단자(499)에, 에미터가 접지전위인 고정단자에 접속되는 제2의 NPN(4101) 및 (4102)는 게이트가 입력단자(498)에, 소오스 및 드레인이 각기 제1의 NPN(4107)의 콜렉터와 베이스에 접속되는 제1 및 제2의 PMOS, (4103) 및 (4104)는 게이트가 입력단자(498)에, 드레인 및 소오스가 각기 제2의 NPN(4108)의 콜렉터와 베이스에 접속되는 제1 및 제2의 NMOS, (4105)는 게이트가 전원단자(4100)에, 드레인 및 소오스가 각기 제1의 NPN(4107)의 베이스와 에미터에 접속되는 제3의 NMOS, (4106)은 게이트가 전원단자(4100)에, 드레인 및 소오스가 각기 제2의 NPN(4108)의 베이스와 에미터에 접속되는 제4의 NMOS이다.

[표 3]

입력(498)이 "0"레벨일 때, 제1, 제2의 PMOS(4101), (4102)가 온으로 되고, 제1, 제2의 NMOS(4103), (4104)가 오프로 된다. 따라서, 제1의 NPN(4107)의 베이스전위가 상승하고, 제1의 NPN(4107)은 온으로 되며, 제2의 NPN(4108)은 비포화영역에 있는 제4의 NMOS(4106)를 통해, 베이스, 에미터간이 단락되어 오프로 되므로, 제1의 NPN(4107)의 에미터전류는 부하를 충전하여 출력(499)은 "1"레벨로 된다. 입력(498)이 "1"레벨일 때, 제1, 제2의 PMOS(4101), (4102)가 오프로 되고, 제1, 제2의 NMOS(4103), (4104)가 온으로 된다. 따라서, 제1의 NPN(4107)의 베이스, 에미터간은 비포화영역에 있는 제3의 NMOS(4105)를 통해서 단락되며, 제1의 NPN(4107)은 오프로 되고, 제2의 NPN(4108)은 베이스, 콜렉터간은 제1, 제2의 NMOS(4103), (4104)를 통해서 단락되므로, 제2의 NPN(4108)의 베이스에는 출력(499)에서 베이스전류가 공급되고, 제2의 NPN(41078)은 온으로 되며, 출력(499)은 "0"레벨로 된다. 제3, 제4의 NMOS(412), (413)은 저항의 대응으로서 작용하며, 제1, 제2의 NPN이 온으로 될 때에는 베이스전류를 다소 분류하지만, 제1, 제2의 NPN이 오프로 될 때에는 모두 비포화영역에서 동작하며, 드레인과 소오스가 동전위로 되어 축적전하를 고속으로 뽑아내는 작용을 한다.

이 인버어터회로를 제20도의 기본셀을 사용하여 구성한 것을 제28도에 나타낸다. 도면중 표는 콘택트, 파선을 제1배선, 표는 관통구멍, 1점쇄선은 제2배선을 나타낸다. 재27도와의 대응을 붙이기 위해 게이트전극상에 소자번호 등을 붙이고 있다. 또 제23도, 제26도와 동일장소의 콘텍트 등은 동일번호로 나타낸다.

먼저 VCC전원선으로 되는 제1배선(452)과 콘택트(453), (454), (455), (456)에 의해 제1, 제2의 PMOS(4101), (4102)의 소오스, 제1의 NPN(4107)의 콜렉터, 제3, 제4의 NMOS(4105), (4106)의 게이트전극이 VCC전위에 접속된다. 제1배선(457)과 콘택트(459), (458), (460)에 의해 제1, 제2의 PMOS(4101), (4102)의 드레인, 제1의 NPN(4107)의 베이스, 제3의 NMOS(4105)의 드레인이 접속된다. 제1배선(494), (496)과 콘택트(463), (464), (493), (495), (467)에 의해 제1의 NPN(4107)의 에미터, 제3의 NMOS(4105)의 소오스, 제1, 제2의 NMOS(4103), (4104)의 드레인, 제2의 NPN(4108)의 콜렉터가 접속된다. 또한 제2배선(468), 관통구멍(469), (470)에 의해 제1의 NPN(4107)의 에미터와 제2의 NPN(4108)의 콜렉터가 접속된다. 이유는 앞서의 2입력낸드회로의 경우와 마찬가지이다. 제1배선(497), 콘택트(466), (472), (473), (474)에 의해 제1, 제2의 NMOS(4103), (4104)의 소오스, 제4의 NMOS(4106)의 드레인, 제2의 NPN(4108)의 베이스가 접속된다. 접지전위선으로 되는 제1배선(475)과 콘택트(477), (476), (487)에 의해 제2의 NPN(4108)의 에미터, 제4의 NMOS(4106)의 소오스 및 기판(437)이 접지전위에 고정된다. 또한 제1배선(4111), (4112)과 콘택트(4109), (4100)에 의해 제1, 제2의 PMOS, 제1, 제2의 NMOS의 게이트가 접속된다. 이와같이 해서 인버어터회로를 구성한다.

이상 인버어터회로, 2입력낸드회로, 2입력노어회로의 구성법에 대해 상세히 설명했지만, 제20도에서 제28도 기본셀의 패터언의 또 다른 특징은 VCC전원선 또는 접지전위선의 양 옆에 하나 이상의 내부배선용의 스페이스를 설치한 점이다. 이 스페이스는 기본셀을 다수개 사용하여 복잡한 논리회로를 구성할 때에 필요 불가결이다.

복잡한 논리회를 구성할 때에는 NPN바이폴라트랜지스터는 배선채널에 출력되는 기본셀의 부분에만 사용하면 충분하다. 따라서 인접한 기본셀간을 제1배선으로 배선할 때 미사용의 NPN바이폴라트랜지스터상을 제1배선이 통과하므로 콘택트가 설치되는 제1의 절연막에서 품종마다 바꾸는 것이 좋다.

또 본 실시예에서는 기본셀중에서 NPN바이폴라트랜지스터 2개에 대해 2개 직렬로 이어진 PMOS, NMOS의 쌍을 설치하고 있지만 3개 또는 4개 직렬로 이루어져 있어도 된다. 또 PMOS와 NMOS의 한쌍이라도 좋다.

제29도는 제18도의 기본셀(302)의 다른 실시예를 나타낸다. 제20도와 동일부분 및 당부분은 동일번호를 나타낸다. 제20도와 다른점은 N웰(421)내에 있는 NPN바이폴라트랜지스터를 구성하는 에미터영역(426)을 콜렉터영역(424)에 근접시킨 점이다. 또 N웰(422)내에 있는 에미터영역(429)도 콜렉터영역(427)에 근접시킨점이다. 이것에 의해 콜렉터 저항이 감소하며, 스피이업을 도모할 수 있다. 다음에 게이트전극(435), (436)의 양단 이외의 도중의 개소에 콘택트를 취할 수 있는 도그보온을 1개이상 설치한 점이다. 이것에 의해 복잡한 논리게이트를 더욱 구성하기 쉽게 된다. 다음에 N웰(422)내의 베이스영역(428)을 세로로 하고, 기본셀의 X방향의 크기를 작게하고 있다. 이것에 의해 집적도를 더욱 높일 수 있다.

본 기본셀을 사용하여 제22도에 나타낸 바이폴라·CMOS복합의 2입력낸드회로를 구성한 것을 제30도에 나타낸다. 도면중 표는 콘택트, 파선은 제1배선, 표는 관통구멍, 1점쇄선은 2배선을 나타낸다. 제29도와 동일부분 및 해당부분은 동일번호로 나타낸다. 또 제22도와 대응을 붙이기 위해 게이트전극 등에 소자번호를 붙이고 있다.

먼저 VCC전원선으로 되는 제1배선(4113)과 콘택트(4114), (4115), (4116), (4117)에 의해 제1, 제2의 PMOS(444), (445)의 소오스, NMOS(448), (449)의 제1의 NPN(450)의 콜렉터가 VCC전위에 접속된다. 제1배선(4118)과 콘택트(4119), (4120), (4121)에 의해 제1, 제2의 PMOS(444), (445)의 드레인, 제1의 NPN(450)의 베이스, 제3의 NMOS (448)의 드레인이 접속된다. 제1배선(4122), (4123)과 콘택트(4124), (4125), (4126), (4127), (4128)에 의해 제1의 NPN(450)의 에미터, 제1의 NMOS의 드레인, 제2의 NPN(451)의 콜렉터, 제3의 NMOS(448)의 소오스가 접속된다. 또한 제2배선(4129), 관통구멍(4130), (4131)에 의해 제1의 NPN(450)의 에미터 제2의 NPN(451)의 콜렉터가 접속되어 있다. 이유는 제23도에서 설명한 바와같다. 제1배선(4132)과 콘택트(4133), (4134), (4135)에 의해 제2의 NMOS(447)의 소오스, 제4의 NMOS(449)의 드레인, 제2의 NPN(451)의 베이스가 접속된다. 접지전위선으로 되는 제1배선(4136)과 콘택트(4137), (4138), (4139)에 의해 제2의 NPN(451)의 에미터, 제4의 NMOS(449)의 소오스 및 P기판(437)이 접지전위에 고정된다. 이와같이 해서 2입력낸드회로를 구성한다.

본 실시예에 의하면 더욱 고속, 고집적의 게이트얼레이 LSI를 얻을 수 있다.

제31도는 본원 발명의 다른 실시예를 나타낸 게이트얼레이 LSI의 구성도이다.

반도체기판(10)의 한쪽의 주면측에는 기본셀열(511)~(517)이 열사이에 소정의 간격긍 가지고 y방향으로 병설되어 있다. 여기서 각 기본셀열(511)~(517)은 MOS얼레이(521)와 바이폴라얼레이(522), (523-1), (523-r)이 교대로 줄지어서 구성된다.

MOS얼레이(521)은 후술하는 바와같이 주로 최소한 하나의 MOS트랜지스터에 의해 구성되는 MOS기본셀이 x방향으로 복수개 병설되어 구성된다.

또, 바이폴라얼레이(522), (523-1), (523-r)은 후술하는 바와같이 주로 최소한 하나의 바이폴라트랜지스터에 의해 구성되는 바이폴라 기본셀이 x방향으로 최소한 1개 병설되어서 구성된다. 반도체기판(10)에는 입출력용 패드 및 제19도에 나타낸 바와같은 입출력회로를 포함하는 주변부(524), 주로 제1층째의 배선영역인 채널부(541)~(548)가 설치된다.

또한 도시는 생략했지만, 이 반도체기판(10) 상에 절연막을 통해서 기본셀내 및 기본셀간을 접속하는 배선이 설치되어 있다. 여기서, MOS얼레이(521) 및 바이폴라얼레이(522), (523-1), (523-r)(사선부)는 모두 y방향의 제2층째 배선채널에 사용할 수 있다.

제32도는 제31도에 있어서의 MOS얼레이(521)의 구성예를 나타낸 것으로서, 소오스 또는 드레인을 직렬 접속한 2연의 PMOS트랜지스터(531), (532)와 소오스 또는 드레인을 직렬 접속한 2연의 NMOS트랜지스터(533), (534)로 구성되는 MOS기본셀(535)을 x방향으로 6개 병설해서 이루어진다. 따라서 제32도의 경우, 하나의 MOS얼레이(521)에는 12개의 PMOS트랜지스터와 12개의 NMOS트랜지스터가 형성되게 된다. 그리고 MOS얼레이(521) 자체를 MOS기본셀로 볼 수도 있다.

제33(a)도,제33(b)도는 제31도에 있어서, 4개의 바이폴라트랜지스터 및 저항성소자 4개에 의해 바이폴라얼레이(522)를 구성한 예를 나타낸 것이다. 바이폴라얼레이(522) 자체를 바이폴라 자체로 볼 수도 있고, 바이폴라얼레이(522)가 2개의 자체를 바이폴라기본셀(645), (646)에 의해 구성된다고 볼 수도 있다. 바이폴라트랜지스터(640), (642)와 (641), (643)의 2조를 배치한 것은 바이폴라얼레이(522)의 좌우에 배치되는 MOS얼레이(521)의 어느 것으로부터도 바이폴라얼레이(522)를 사용할 수 있도록 하기 위해서이다. 여기서, 바이폴라트랜지스터(640), (641)에 NPN형을 사용한 이유는 PNP형 보다도 고속으로 스위칭동작을 할 수 있기 때문이며, 원리적으로는 PNP형을 사용하도라도 또 PNP형과 NPN형을 혼재시켜도 좋다. 또, 제33(a)도의 평면개략도에 나타낸 것처럼 NPN바이폴라트랜지스터(640), (641)에서는 콜렉터(6400)가 공통으로 되어 있지만, 이것은 어느 트랜지스터도 콜렉터가 전원(VCC)에 접속되기 때문에 공통화해서 콘택트수의 삭감과 패터언형상의 축소화를 도모한다. 또한 NPN바이폴라트랜지스터(640), (641) 각각의 베이스(601), (611)와 에미터(602), (612)의 사이에는 저항(603), (613)이 접속된다.

또, NPN바이폴라트랜지스터(642), (643)은 베이스, 에미트, 콜렉터중 에미터만이 접지(GND)이지만, 집적회로장치내에서 에미터 공통은 할수 없기 때문에 각기 독립이다. 각기 콜렉터(620), (630)베이스(621), (631), 에미터(622), (632), 저항(463), (633)으로 이루어져, 저항(623), (633)은 각각의 베이스·에미터간에 접속된다.

다음에 제34도 이하에 의거하여 본원 발명의 다른 실시예를 설명한다.

본 실시예에서는 반도체칩의 주표면에 최소한 하나의 논리게이트로 구성되는 기능회로블록이 복수 설치되는반도체집적회로에 있어서, 최소한 하나의 기능회로블록을 구성하는 논리게이트중 최소한 하나는 바이폴라트랜지스터와 MOS트랜지스터와의 복합회로로 구성되는 것에 있다.

본원 발명의 바람직한 실시예에서는 CMOS회로의 저소비전력과 저부하영역에 있어서의 고속동작과 바이폴라회로의 고속, 고부하구동능력에 착안하여, 기능회로블록의 내부회로에서 부하가 적고 고속동작이 가능한 회로의 일부 또는 대부분을 CMOS회로에서 구성하고, 내부회로 상호간의 접속으로 고부하구동능력을 필요로 하는 부분이나 기능회로블록의 출력신호로 되는 것중, 기능회록블록 상호간의 접속을 위해 고부하구동능력을 필요로 하는 것에 대해서는 바이폴라출력단을 갖는 바이폴라 CMOS복합회로로 구성한다.

그리고 본 실시예에서 말하는「기능회로블록」이란 노트회로나 낸드회로나 노어회로등의 논리게이트, 논리게이트가 복수 조합되어 소망의 논리연산을 하는 조합논리회로, 플립플롭이나 카운터나 시프트레지스터 등의 순서 논리회로 뿐만 아니라, 논리게이트를 입력버퍼회로나 출력버퍼회로로서 사용할 경우도 포함하는 것이다.

제34(a)도에 있어서, (2200)은 반도체칩이며, 블록열(2201-a)~(2001-c)가 배열되어 있다. 블록열(2201-a)은 기능회로블록(2211), (2212), (2213), (2214)를 포함하며, 블록열(2201-b)는 기능회로블록(2221), (2222)를 포함하고 블록열(2201-c)은 기능회로블록(2231), (2232), (2233)을 포함하고 있다. 그리고, 이들 각 기능회로블록간을 상호 접속해서 LSI를 구성함에 있어서, 기능회로블록(2211)은 CMOS회로에 의해 구성되는 논리게이트의 출력과 바이폴라 CMOS복합회로에 의해 구성되는 논리게이트이 출력을 가지며, 근거리의 기능회로블록(2212)과 (2221)간을 배선(2251)과 (2252)에 의해 CMOS회로에 의해 구성되는 논리게이트의 출력으로 접속하며, 원거리는 기능회로블록(2213), (2214), (2231), (2232)간을 배선(2253)에 의해 바이폴라 CMOS복합회로의 출력으로 접속하고 있다. 또, 기능회로블록(2233)은 CMOS회로출력만을 가지며, 배선(261)에 의해 기능회로블록(2232)에 접속하고 있다. 또한 기능회로블록(2232)는 바이폴라 CMOS복합회로출력만을 가지며 배선(2262)에 의해 본딩(270)에 접속하고 있다.

그리고 도면 ▽표와 실선으로 나타낸 출력은 CMOS회로에 의해 구성되는 논리게이트의 출력이며, ▽표와 파선으로 나타낸 출력은 바이폴라 CMOS복합회로에 의해 구성된 논리게이트의 출력이다.

제34(b)도는 제34(a)도에 있어서, 본딩패드(2201), (2202)를 거쳐 칩의 외부에서 신호를 도입해서 논리동작을 하며, 그 출력을 내부의 복수의 기능회로블록에 분배하고 있는 기능회로블록(2211)과 기능회로블록(2211)의 출력(2253)과 기능회로블록(2233)의 출력(2261)을 도입하여 논리동작을 하고, 그 출력(2262)을 본딩패드(2270)를 거쳐 칩의 외부에 출력하는 기능회로블록(2232)을 꺼낸 것이다. 도면에 있어서 기능회로블록(2211)은 본딩패드(2201), (2202)를 거쳐 신호를 도입하여 논리동작을 하며, 하나의 CMOS회로출력(2251)을 내부의 기능회로블록(2221)으로 공급한다. 마찬가지고 나머지 CMOS회로출력(2252)을 기능회로블록(2212)에 공급한다. 또한 바이폴라 CMOS복합회로출력(2253)을 기능회로블록(2213), (2214), (2231)에 공급하는 동시에 기능회로블록(2232)에 공급하고 있다. 다음에 기능회로블록(2232)은 기능회로블록(2211)의 출력(2253)과 기능회로블록(2233)의 출력(2261)을 도입하여 논리동작을 하며, 바이폴라 CMOS복합회로출력(2262)에 의해 본딩패드(2270)를 거쳐 칩의 외부에 출력한다.

제35도는 제34(b)도의 구체적인 구성예를 나타내고 있다. 도면에 있어서, 기능회로블록(2211)은 2입력낸드게이트(2601), (2602), (2603)과 인버어터(2604), (2605)의 5개이 회로단위로 되어 있으며, 이중 2입력낸드게이트(2603)만이 바이폴라 CMOS복합회로로 구성되고, 다른 4개의 CMOS회로로 구성되어 있다.

다음에, 기능회로블록(2232)은 2입력노어게이트(2606)가 1개의 회로단위로 이루어지며, 그것은 바이폴라 CMOS복합회로로 구성되어 있다.

그리고 상술한 게이트얼레이의 예에서는 기본셀의 패터언중 바이폴라트랜지스터의 부분 사용을 하지 않는 것에 의해 간단히 CMOS회로가 형성된다.

제36도는 제35도의 회로구성의 일례를 나타내고 있다. 도면에 있어서, PMOS트랜지스터(2611), (2612)와 NMOS트랜지스터(2613), (2614)로 제35도의 CMOS 2입력낸드게이트(2601)를 구성하고 있다. 마찬가지로 PMOS트랜지스터(2621), (2622)와 NMOS트랜지스터(2623), (2624)로 CMOS 2입력낸드게이트(2602)를 구성하고 있다. 다음에 PMOS트랜지스터(2631), (2632), NMOS트랜지스터(2633), (2634), NPN트랜지스터(2635)(,(2636), 저항(2637), (2638)로 바이폴라 CMOS복합회로에 의한 2입력낸드게이트(2603)를 구성하고 있다. 다음에 PMOS트랜지스터(2661), (2662), NMOS트랜지스터(2663), (2664), NPN트랜지스터(2665), (2666), 저항(2667), (2668)로 바이폴라 CMOS복합회로에 의한 2입력낸드게이트(2606)를 구성하고 있다. 마지막으로 PMOS트랜지스터(2641)와 NMOS트랜지스터(2642)로 CMOS인버어터(2604)를 구성하고 PMOS트랜지스터(2651)과 NMOS트랜지스터(2652)로 CMOS인버어터(2605)를 구성하고 있다.

제37도에 본원 발명의 다을 실시예를 나타낸다. 반도체 집적회로 장치의 집적도가 향상되어, 하나의 반도체칩에 의해 많은 회로를 형성할 수 있도록 되면 회로상호간의 접속이 더욱 복잡하고 길어지며, 반도체적집적회호의 성능을 저하시키는 원인으로 된다. 또 이들 회로이 배치, 배선을 하는 전산기의 처리시간도 방대해진다. 이때문에, 하나의 반도체칩을 복수의 서브칩에 계산상 분할 정의하고, 각 서브칩단위로 회로의 배치, 배선을 하고, 그런 연후에 각 서브칩간을 상호배선을 하여 반도체 집적회로장치를 완성시키는 방법이 행해지고 있다. 본원 발명은 이와같은 서브칩 레벨을 단위로 하는 반도체 집적회로의 구성에 대해서도 매우 유효하다.

제37도에 있어서, (3300)은 하나의 반도체칩이며, 반도체칩상에 4개의 서브칩(3301)~(3304)이 정의되어 있고, 이들 서브칩간의 여백부는 서브칩 상호간을 접속하기 위한 배선채널로서 할당된다.

제38도는 서브칩을 구성할 경우의 본원 발명의 실시예를 나타낸다. 이 서브칩에는 (3401)~(3413) 까지의 13개의 기능회로블록이 배치되어 있다. 또, 입력단자로서(3421)~(3423)의 3개가 설치되며, 출력단자로서(3431)~(3436)의 3개가 설치되며, 출력단자로서(3431)~(3436)의 6개의 출력단자가 설치되어 있다. 개개의 기능회로블록은 CMOS회로출력만을 갖는 것(3402,3405,3412), 바이폴라 CMOS복합회로출력만을 갖는 것(3403,3404,3406,3407,3409,3411,3413), 양쪽의 출력을 갖는 것(3401,3408,3410)이 있고, 주로 부하구동능력에 의해 구분해서 사용한다. 즉 팬아우트나 총배선길이가 짧은 경부하의 부분에는 CMOS회로출력을 사용하며, 부하가 무거운 부분이나 복합기능회로블록의 출력단자에 접속되는 부분은 바이폴라 CMOS복합회로출력을 사용한다. 복합회로기능블록의 실제의 설계에 있어서, 기능회로블록의 배치와 상호간의 배선을 매뉴얼로 설계할 경우, 상호간의 배선길이를 미리 산정할 수 있기 때문에 CMOS회로출력으로 할 것인지 바이폴라 CMOS복합회로출력으로 할 것이냐의 선택은 용이하다. 그러나, 배치와 배선을 전산기에 의한 자동설계로 할경우, 상호간의 배선길이를 정확히 견적하는 것은 곤란하다. 따라서, 이와 같은 경우, 복합기능회로블록의 크기나 복합성으로 판단하여 기능회로블록의 출력이 대부분을 바이폴라 CMOS복합회로로 하는 등의 결정이 필요하다. 그러나 이 경우에도 개개의 기능회로블록의 내부회로는 그 출력부분을 제외한 부분은 CMOS회로로 구성되기 때문에 바이폴라트랜지스터를 조입한 것에 의한 면적의 증가는 최소한으로 억제할 수 있다.

이상의 설명에서 명백한 것처럼 본 실시예에서는 CMOS회로의 저소비전력성과 경부하에 있어서의 고속성의 특징과 바이폴라회로의 고부하구동능력과의 특징을 살려, 기능회로블록내의 회로레벨로 적절히 바이폴라 CMOS복합회로를 사용하기 때문에, 필요 최소한의 칩면적의 증가로 고속, 저소비전력의 LSI를 실현할 수 있다. 본원 발명은 사람의 손에 의한 LSI의 배치, 배선설계에도 유효하지만, 신호마다의 배선길이가 구구각각하게 되는 전산기에 의한 자동설계를 적용할 경우에 특히 효과가 크다.

이상 기술한 것처럼 본원 발명에 의하여 저소비전력, 고속동작이 가능한 반도체 집적회로장치를 얻을 수 있다.

Claims

동일 반도체 기판상에 소망의 회로소자로 이루어지며, 회로동작을 하는 복수개의 내부회로와, 외부로부터의 입력신호를 입력하고 상기 내부회로에 출력하는 복수개의 입력회로와, 상기 내부회로의 출력신호를 입력하며, 외부에 출력하는 복수개의 출력회로를 갖는 반도체 집적회로 장치에 있어서, 상기 내부회로는 주로 바이폴라트랜지스터와 MOS 트랜지스터로 구서되며, 상기 입력회로 및 상기 출력회로중 최소한 한쪽은 주로 바이폴라트랜지스터로 구성되는 것을 특징으로 하는 반도체 집적회로장치.
상기 내부회로는 최소한 하나의 기본셀로 구성되는 것을 특징으로 하는 특허청구의 범위 1기재의 반도체 집적회로장치.
상기 기본셀은 복수의 바이폴라트랜지스터와 복수의 MOS 트랜지스터로 구성되는 것을 특징으로 하는 특허청구의 범위 2기재의 반도체 집적회로장치.
한쪽의 주면측에, 최소한 하나의 트랜지스터에 의해 구성되는 기본셀을 일방향으로 다수개의 병설해서 기본셀 열로 하고, 이 기본셀 열을 직각방향으로 복수개 병설해서 이루어진 반도체기판과, 이 반도체칩상에 절연막을 통해서 적층되며, 상기 기본셀내 및 상기 기본셀간을 접속하는 배선을 구비하는 것에 있어서, 최소한 하나의 기본셀 열을 복수의 바이폴라트랜지스터와 복수의 MOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 집적회로장치.
상기 기본셀은 최소한 복수의 바이폴라트랜지스터와 복수의 MOS 트랜지스터로 구성되는 것을 특징으로 하는 특허청구의 범위 4기재의 반도체 집적회로장치.
상기 기본셀은 한쪽의 주단자가 반도체기판의 최고 전위에 고정되는 바이폴라트랜지스터와 PMOS 트랜지스터를 반도체기판의 일주면상에 설치한 웰내에 배치하며, 이 웰의 전위를 반도체기판의 최고 전위에 고정하고, 한쪽의 주단자의 전위가 회로동작중에 변화하는 다른 바이폴라트랜지스터는 상기 웰과는 다른 웰에 배치하며, 상기 복수의 웰 사이에 NMOS 트랜지스터를 배치하여 구성되는 기본셀임을 특징으로 하는 특허청구의 범위 5기재의 반도체 집적회로장치.
상기 한쪽의 주단자가 반도체 기판중의 최고 전위에 고정되는 바이폴라트랜지스터의 다른쪽 주단자와, 상기 한쪽의 주단자의 전위가 회로동작중에 변화하는 다른 바이폴라트랜지스터의 한쪽의 주단자가, 금속 저저항선으로 접속되어 있는 것을 특징으로 하는 특허청구 범위 6기재의 반도체 집적회로장치.
최소한 하나의 MOS 트랜지스터의 드레인 또는 소오스상의 제1의 절연막에는 복수개의 콘택트를 설치하는 것을 특징으로 하는 특허청구의 범위 5기재의 반도체 집적회로장치.
바이폴라트랜지스터의 제어단자에 접속되는 배선은 다른쪽 주단자에 접속되는 배선폭 보다 가는 것을 특징으로 하는 특허청구의 범위 5기재의 반도체 집적회로장치.
MOS 트랜지스터상을 지나는 최고 전위전원 배선 및 최저 전위 전원배선의 양 옆에 각기 하나 이상의 논리회로구성용의 통과스페이스를 설치하는 것을 특징으로 하는 특허청구 범위 5기재의 반도체 집적회로장치.
상기 최소한 하나의 기본셀열은 트랜지스터가 MOS 트랜지스터인 MOS 기본셀과, 트랜지스터가 바이폴라트랜지스터인 바이폴라 기본셀이 혼재해서 구성되는 것을 특징으로 하는 특허청구의 범위 4기재의 반도체 집적회로장치.
상기 MOS 기본셀이 복수개 병설하여 MOS 얼레이를 구성하고, 상기 바이폴라 기본셀이 최소한 1개 병설해서 바이폴라 얼레이를 구성하고 있으며, 상기 최소한 하나의 기본셀 열은 상기 MOS 얼레이와 상기 바이폴라얼레이가 혼재해서 구성되는 것을 특징으로 하는 특허청구의 범위 11기재의 반도체 집적회로장치.
상기 기본셀 열의 양단의 기본셀은 바이폴라 기본셀 임을 특징으로 하는 특허청구의 범위 11기재의 반도체 집적회로장치.
하나의 MOS 얼레이는 짝수개의 MOS 기본셀에 의해 구성되며, 하나의 바이폴라얼레이는 짝수개의 바이폴라기본셀에 의해 구성되는 것을 특징으로 하는 특허청구의 범위 12기재의 반도체 집적회로장치.
하나의 MOS 얼레이는 짝수개의 MOS 전계효과 트랜지스터에 의해 구성되는 것을 특징으로 하는 특허청구의 범위 12기재의 반도체 집적회로장치.
하나의 바이폴라얼레이는 짝수개의 바이폴라트랜지스터에 의해 구성되는 것을 특징으로 하는 특허청구의 범위 12기재의 반도체 집적회로장치.
반도체 기판의 주표면에 최소한 하나의 논리게이트로 구성되는 기능회로블록이 복수 설치되는 반도체 집적회로장치에 있어서, 최소한 하나의 기능회로블록을 구성하는 논리게이트중 최소한 하나는 바이폴라트랜지스터와 MOS 트랜지스터와의 복합회로로 구성되는 것을 특징으로 하는 반도체 집적회로장치.
복수의 상기 기능블록이 복수개 모여서 구성되는 서브칩이 복수개 설치되는 것을 특징으로 하는 특허청구의 범위 17기재의 반도체 집적회로장치.
하나의 기능회로블록을 구성하는 논리게이트중, 다른 기능회로 블록에의 출력을 형성하는 논리게이트의 최소한 하나의 바이폴라 트랜지스터와 MOS 트랜지스터와의 복합회로로 구성되는 것을 특징으로 하는 특허청구의 범위 17기재의 반도체 집적회로장치.
하나의 서브칩을 구성하는 논리게이트중, 다른 서브칩에의 출력을 형성하는 논리게이트의 최소한 하나는 바이폴라트랜지스터와 MOS 트랜지스터와의 복합회로로 구성되는 것을 특징으로 하는 특허청구의 범위 18기재의 반도체 집적회로장치.