JPS586157A - Ｃｍｏｓマスタ・スライスｌｓｉ - Google Patents
Ｃｍｏｓマスタ・スライスｌｓｉInfo
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- JPS586157A JPS586157A JP56104865A JP10486581A JPS586157A JP S586157 A JPS586157 A JP S586157A JP 56104865 A JP56104865 A JP 56104865A JP 10486581 A JP10486581 A JP 10486581A JP S586157 A JPS586157 A JP S586157A
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- channel
- gate
- cmos
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- wiring
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- 238000000926 separation method Methods 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 abstract description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 4
- 239000000758 substrate Substances 0.000 abstract description 2
- 238000002955 isolation Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 239000000470 constituent Substances 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 239000004020 conductor Substances 0.000 description 1
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- 238000011156 evaluation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、少量多品種のカスタムＬＳＩの製造に適Ｌｆ
ＣＭＯＳマスタースライスＬＳＩに関するものである。
ＣＭＯＳマスタースライスＬＳＩに関するものである。
従来のこの種のＣＭＯＳマスタ・スライスＬＳＩの基本
ゲートとしては、例えば、図１に示すように２人力ＮＡ
ＮＤゲートまたは２人力ＮＯＲゲートが構成可能な２人
カゲートを図２の（１）に示すように１次元に配列し、
そのセル列間に配線のためのチャネル領域を固定的に設
けるレイアウト構成が多く用いられて来だ。ここで、ａ
ｌｄｐ″拡散層、ｂはｎ＋拡散層、Ｃは固定チャネル領
域、ｄは１次元ゲートアレイ、ｅは２次元ゲートアしイ
、ｆはポリシリコン配線（又はゲート）、ｇはバックゲ
ート、１は電源配線（第１金属配線）である。そのため
、予め設けたチャネル領域のトラック数を越える配線を
引く必要が一部の箇所で生じた場合には配線不能となり
、実効的な搭載ゲート数が少なぐなる主な原因となった
。また、このような従来の固定チャネル方式のマスク・
スライスでは、セル列の形状が１次元のセル列に固定さ
れており、セル列形状の柔軟性に乏しく、さらにＲＡＭ
、ＲＯＭ等のメモリ回路の構成には著しく不向きである
欠点があった。
ゲートとしては、例えば、図１に示すように２人力ＮＡ
ＮＤゲートまたは２人力ＮＯＲゲートが構成可能な２人
カゲートを図２の（１）に示すように１次元に配列し、
そのセル列間に配線のためのチャネル領域を固定的に設
けるレイアウト構成が多く用いられて来だ。ここで、ａ
ｌｄｐ″拡散層、ｂはｎ＋拡散層、Ｃは固定チャネル領
域、ｄは１次元ゲートアレイ、ｅは２次元ゲートアしイ
、ｆはポリシリコン配線（又はゲート）、ｇはバックゲ
ート、１は電源配線（第１金属配線）である。そのため
、予め設けたチャネル領域のトラック数を越える配線を
引く必要が一部の箇所で生じた場合には配線不能となり
、実効的な搭載ゲート数が少なぐなる主な原因となった
。また、このような従来の固定チャネル方式のマスク・
スライスでは、セル列の形状が１次元のセル列に固定さ
れており、セル列形状の柔軟性に乏しく、さらにＲＡＭ
、ＲＯＭ等のメモリ回路の構成には著しく不向きである
欠点があった。
本発明は、これらの欠点を除去するために、０ＭＯ８の
基本構成要素となるｐチャネルＭＯ８とｎチャネルＭＯ
８とからなるペアトランジスタｔ ＬＳＩ ｆツブ上の
所望領域に２次元的に敷きつめるレイアウト構成とした
ＣＭＯＳマスタ・スライスＬＳＩｔ−提供するものであ
る。
基本構成要素となるｐチャネルＭＯ８とｎチャネルＭＯ
８とからなるペアトランジスタｔ ＬＳＩ ｆツブ上の
所望領域に２次元的に敷きつめるレイアウト構成とした
ＣＭＯＳマスタ・スライスＬＳＩｔ−提供するものであ
る。
以下図面により本発明の詳細な説明する。
図２の（２）は本発明の実施例に用いる専用のチャネル
領域を設けないでゲートを敷きつめるレイアウト構成の
一例である。敷きつめられたゲートの金属配線の結線を
適当に変更することによって、望みの論理を実現する。
領域を設けないでゲートを敷きつめるレイアウト構成の
一例である。敷きつめられたゲートの金属配線の結線を
適当に変更することによって、望みの論理を実現する。
配線が密となる部分は配線専用のチャネル領域とし、チ
ャネル領域直下のＭＯＳ ）ランジスタは使用しない。
ャネル領域直下のＭＯＳ ）ランジスタは使用しない。
表１にこのようなゲート敷きつめ形のマスタ・スライス
ＬＳＩヲ従来の固定チャネル形マスタφスライスＬＳＩ
と比較した結果を示す。
ＬＳＩヲ従来の固定チャネル形マスタφスライスＬＳＩ
と比較した結果を示す。
表１． レイアウト構成の比較
表１において、Ｘは「不可」の状態、△は「可能がある
」状態、○は「可」の状態を示す０よって、総合評価と
しては（２）のゲートを敷きつめた場合の方が秀れてい
る。また、敷きつめ形ではチャネル領域を走る配線の多
少によって１．チャネル領域の幅が増減できるので常に
１０１配線が可能で、かつチャネル領域の幅を最適に設
定でき、実効の搭載ゲート数を増やすことができる０ま
た、本発明の実施例では基本ゲートがＬＳＩチップの所
望領域内に一面に敷きつめられているので、ＲＡＭ、Ｒ
ＯＭ等のメモリ回路を構成することも比較的容易となる
利点がある。
」状態、○は「可」の状態を示す０よって、総合評価と
しては（２）のゲートを敷きつめた場合の方が秀れてい
る。また、敷きつめ形ではチャネル領域を走る配線の多
少によって１．チャネル領域の幅が増減できるので常に
１０１配線が可能で、かつチャネル領域の幅を最適に設
定でき、実効の搭載ゲート数を増やすことができる０ま
た、本発明の実施例では基本ゲートがＬＳＩチップの所
望領域内に一面に敷きつめられているので、ＲＡＭ、Ｒ
ＯＭ等のメモリ回路を構成することも比較的容易となる
利点がある。
図３は配線のノード数に反比例の傾向を示す２人力ゲー
ト換算の構成論理セルの平均ゲート数と実効の搭載ゲー
ト数の関係を示したものである０実線で示す固定チャネ
ル形はチャネル領域のトラック数が３０ 、３５．４０
である１、Ｉｌ、ＤＩのいずれの場合も、それぞれの実
効の搭載ゲート数は一定であるが、点線で示す敷きつめ
形では配線のノード数によって、実効の搭載ゲート数が
変化する０なお、斜線部分は配線不能領域である。
ト換算の構成論理セルの平均ゲート数と実効の搭載ゲー
ト数の関係を示したものである０実線で示す固定チャネ
ル形はチャネル領域のトラック数が３０ 、３５．４０
である１、Ｉｌ、ＤＩのいずれの場合も、それぞれの実
効の搭載ゲート数は一定であるが、点線で示す敷きつめ
形では配線のノード数によって、実効の搭載ゲート数が
変化する０なお、斜線部分は配線不能領域である。
図４は本発明の実施例である敷きつめ形に適したゲート
が共通なベアトランジスタの基本セルを示したものであ
る。ここで、ａはＭＯＳトランジスタのソースあるいは
ドレインとなるｐの拡散層、ｂはｎ＋の拡散層、ｆはマ
スク・マスクに属するポリシリコンの配線及びゲート、
ｇは基板及びｐ−ウェルをそれぞれＶＤＤ ＃ ＶＢＨ
の電源電圧に接続するだめのバックゲート、ｈは第二金
属で配線されたＶＤＤ及びＶＢＨの電源配線である０な
お、図中、第一金属はまだ配線されていない・ｐｕＨの
各拡散層ａ ｒ ｂ間を分離する絶縁層（拡散層以外の
部分）は基本セルの配列方向と約４５°ずれた斜め方向
に配置されている。そのため、拡散層間の分離幅を広く
とれ、かつ素子面積の低減をはかることができる。また
、ｖＤＤ及びＶＢＨの電源配線りを第二金属で縦方向に
配線しであるので、上下左右に隣接する基本セル間を第
一金属配線ｉで電源配ａｈに制約されることなく、独立
に１かつ自由に接続することができる。なお、隣接して
いない基本セルやセル列が異なる基本セル間の接続は、
任意に設定されたチャネル領域上で第一金属線ｉ及び第
二金属線りを用いて接続される。
が共通なベアトランジスタの基本セルを示したものであ
る。ここで、ａはＭＯＳトランジスタのソースあるいは
ドレインとなるｐの拡散層、ｂはｎ＋の拡散層、ｆはマ
スク・マスクに属するポリシリコンの配線及びゲート、
ｇは基板及びｐ−ウェルをそれぞれＶＤＤ ＃ ＶＢＨ
の電源電圧に接続するだめのバックゲート、ｈは第二金
属で配線されたＶＤＤ及びＶＢＨの電源配線である０な
お、図中、第一金属はまだ配線されていない・ｐｕＨの
各拡散層ａ ｒ ｂ間を分離する絶縁層（拡散層以外の
部分）は基本セルの配列方向と約４５°ずれた斜め方向
に配置されている。そのため、拡散層間の分離幅を広く
とれ、かつ素子面積の低減をはかることができる。また
、ｖＤＤ及びＶＢＨの電源配線りを第二金属で縦方向に
配線しであるので、上下左右に隣接する基本セル間を第
一金属配線ｉで電源配ａｈに制約されることなく、独立
に１かつ自由に接続することができる。なお、隣接して
いない基本セルやセル列が異なる基本セル間の接続は、
任意に設定されたチャネル領域上で第一金属線ｉ及び第
二金属線りを用いて接続される。
また、左右に隣接するトランジスタは常にｐチャネルＭ
Ｏ８あるいはｎチャネルＭＯ８と異なる極性の伝導体Ｍ
ＯＳトランジスタが位置するように配置されており、０
ＭＯ８の転送ゲー）（ＴＧ）が容易に構成できる。
Ｏ８あるいはｎチャネルＭＯ８と異なる極性の伝導体Ｍ
ＯＳトランジスタが位置するように配置されており、０
ＭＯ８の転送ゲー）（ＴＧ）が容易に構成できる。
図４中で太い破線で囲んだ部分はペアトランジスタ４個
を含むバタン上のリピート単位でアリ、図５は上記太い
破線内の等節回路を示したものである。ＣＲはチャネル
領域、ＡＲはアクティブ領域である。
を含むバタン上のリピート単位でアリ、図５は上記太い
破線内の等節回路を示したものである。ＣＲはチャネル
領域、ＡＲはアクティブ領域である。
図６は第一金属配線ｊの接続を完了して０ＭＯ８のイン
バータを構成した例である。図７は０ＭＯ８の２人力Ｎ
ＡＮ Ｄゲートを構成した例である。
バータを構成した例である。図７は０ＭＯ８の２人力Ｎ
ＡＮ Ｄゲートを構成した例である。
図８の（１１、（２）はそれぞれ図６．７のＣＭＯ８回
路図であり、図中の数字はいずれも入出力端子の番号で
ある。
路図であり、図中の数字はいずれも入出力端子の番号で
ある。
図９は最も一般的な０ＭＯ８のＤ−Ｆ／Ｆの構成例であ
る。本発明によればこのように転送ゲート（ＴＧ）が多
く含まれている回路を高密度に構成できる。図９のバタ
ン図に対応する図１Ｏは図９のＤ−Ｆ／ＦのＣＭＯ８回
路図である。
る。本発明によればこのように転送ゲート（ＴＧ）が多
く含まれている回路を高密度に構成できる。図９のバタ
ン図に対応する図１Ｏは図９のＤ−Ｆ／ＦのＣＭＯ８回
路図である。
以上、説明したように、本発明を実施したＣＭＯＳマス
タ・スライスＬＳＩは１００チ配線が常に可能で、かつ
実効の搭載ゲート数の増大を図ることができる。さらに
、一般のランダム論理回路とともにＲＡＭ、ＲＯＭ等の
メモリ回路を高密度に搭載することが可能である。その
ため、ＩＣメモリ部を含む広範囲な論理回路の１チツプ
化を実現でき、かつ、ＬＳＩ’！！造のスルーブツト時
間が短いというマスク・スライスＬＳＩの利点を有ス◇ 本発明を実施したＣＭＯＳマスタ・スライスＬＳＩは幅
広い汎用性を有し、構成上の柔軟性が高いカスタムＬＳ
Ｉを手軽に実現できる。
タ・スライスＬＳＩは１００チ配線が常に可能で、かつ
実効の搭載ゲート数の増大を図ることができる。さらに
、一般のランダム論理回路とともにＲＡＭ、ＲＯＭ等の
メモリ回路を高密度に搭載することが可能である。その
ため、ＩＣメモリ部を含む広範囲な論理回路の１チツプ
化を実現でき、かつ、ＬＳＩ’！！造のスルーブツト時
間が短いというマスク・スライスＬＳＩの利点を有ス◇ 本発明を実施したＣＭＯＳマスタ・スライスＬＳＩは幅
広い汎用性を有し、構成上の柔軟性が高いカスタムＬＳ
Ｉを手軽に実現できる。
図１は従来よく用いられたＣＭＯ８２人カゲートの基本
セルの例を示す平面図、図２（１１（２）はマスク・ス
ライスＬＳＩのレイアウト構成例として従来の固定チャ
ネル形と本発明の実施例のゲート敷きつめ形を示す平面
図、図３はＣＭＯＳマスタ囃スライスＬＳＩの実効の搭
載ゲート数と構成論理セルの平均ゲート数の関係を示す
特性図、図４は本発明の実施例である基本セルのバタン
形状を示す平面図、図５は図４の基本セルの等価回路図
、図６は本発明によるＣＭＯＳインバータの構成例を示
す平面図、図７は本発明によるＣＭＯ８２人力ＮＡＮＤ
ゲートの構成例を示す平面図、図８は図７に示すインバ
ータと２人力ＮＡＮＤのＣＭＯ８回路図、図９は本発明
による０ＭＯ８のＤ−Ｆ／Ｆ’の構成例を示す平面図、
図１０は図９のＤ−Ｆ／ＦのＣＭＯ８回路図であるＯａ
・・・ｐ＋拡散層、 ｂ・・・ｎ＋拡散層、 Ｃ・・
・固定チャネル領域、 ｄ・・・１次元ゲートアレイ
、ｅ・・・２次元ゲートアレイ、 ｆ・・・ポリシリ
コン配線（又はゲート）、 ｇ・・・バックゲート、
ｈ・・・電源配線（第二金属配線）、 ｉ・・・電源配
線（第一金属配線）％ Ｊ・・・第一金属配線１、ｋ
・・・スルーホール、 ｔ・・・コンタクトホール。 図 １ 図 ２ ＴＩ） （２）図３ 構成論理セルの平均ケ゛−ト叡
セルの例を示す平面図、図２（１１（２）はマスク・ス
ライスＬＳＩのレイアウト構成例として従来の固定チャ
ネル形と本発明の実施例のゲート敷きつめ形を示す平面
図、図３はＣＭＯＳマスタ囃スライスＬＳＩの実効の搭
載ゲート数と構成論理セルの平均ゲート数の関係を示す
特性図、図４は本発明の実施例である基本セルのバタン
形状を示す平面図、図５は図４の基本セルの等価回路図
、図６は本発明によるＣＭＯＳインバータの構成例を示
す平面図、図７は本発明によるＣＭＯ８２人力ＮＡＮＤ
ゲートの構成例を示す平面図、図８は図７に示すインバ
ータと２人力ＮＡＮＤのＣＭＯ８回路図、図９は本発明
による０ＭＯ８のＤ−Ｆ／Ｆ’の構成例を示す平面図、
図１０は図９のＤ−Ｆ／ＦのＣＭＯ８回路図であるＯａ
・・・ｐ＋拡散層、 ｂ・・・ｎ＋拡散層、 Ｃ・・
・固定チャネル領域、 ｄ・・・１次元ゲートアレイ
、ｅ・・・２次元ゲートアレイ、 ｆ・・・ポリシリ
コン配線（又はゲート）、 ｇ・・・バックゲート、
ｈ・・・電源配線（第二金属配線）、 ｉ・・・電源配
線（第一金属配線）％ Ｊ・・・第一金属配線１、ｋ
・・・スルーホール、 ｔ・・・コンタクトホール。 図 １ 図 ２ ＴＩ） （２）図３ 構成論理セルの平均ケ゛−ト叡
Claims (1)
- 【特許請求の範囲】 （１１ＣＭＯ８７スタ・スライスＬＳＩを構成する最小
単位の基本セルとしてゲートが共通な１個のｐチャネル
ＭＯ８と１個のれチャネルＭＯ８からなるベアトランジ
スタを用い、該基本セルの多数個をＬＳＩチ、プ上の所
望領域に一面に敷きつめたものをマスタ・マスクとして
使用するとともに、前記基本セルの具体的レイアウトと
して右左に隣接する基本セルにおけるベアトランジスタ
のｐチャネルＭＯ８とｎチャネルＭＯ８の配置が隣接相
互間ではｐとｎの極性が常に異なるように前記ベアトラ
ンジスタを配置したことを特徴とするＣＭＯＳマスタ・
スライスＬＳＩ。 （２）前記基本セルを構成するベアトランジスタのｐチ
ャネルＭＯ８とｎチャネルＭＯ８の分離帯を基本セルの
配列方向に対して約４５°ずれた斜め方向に配置したバ
タン形状をとることを特徴とする特許請求の範囲第１項
記載のＣＭＯＳマスク・スライスＬＳＩ 。 （３）前記基本セルに接続する電源配線を第２金属配線
で行い、前記基本セル内の配線を第１金属配線で互いに
独立に配線することを特徴とする特許請求の範囲第１項
記載のＣＭＯＳマスタ・スライスＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56104865A JPS586157A (ja) | 1981-07-03 | 1981-07-03 | Ｃｍｏｓマスタ・スライスｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56104865A JPS586157A (ja) | 1981-07-03 | 1981-07-03 | Ｃｍｏｓマスタ・スライスｌｓｉ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS586157A true JPS586157A (ja) | 1983-01-13 |
| JPH036667B2 JPH036667B2 (ja) | 1991-01-30 |
Family
ID=14392126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56104865A Granted JPS586157A (ja) | 1981-07-03 | 1981-07-03 | Ｃｍｏｓマスタ・スライスｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS586157A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58119647A (ja) * | 1982-01-09 | 1983-07-16 | Ricoh Co Ltd | Ｌｓｉマスタスライスチツプ |
| JPS58142545A (ja) * | 1982-02-18 | 1983-08-24 | Mitsubishi Electric Corp | マスタスライス方式ゲ−トアレイ形半導体集積回路装置 |
| JPS59232442A (ja) * | 1983-06-16 | 1984-12-27 | Toshiba Corp | 半導体集積回路 |
| JPS6073479A (ja) * | 1983-09-13 | 1985-04-25 | ケルンフオルシユングスツエントルム、カールスルーエ、ゲゼルシヤフト、ミツト、ベシユレンクテル、ハフツング | 固体線量計 |
| JPS614988A (ja) * | 1984-06-20 | 1986-01-10 | Toshiba Glass Co Ltd | 螢光ガラス線量計 |
| JPS614987A (ja) * | 1984-06-20 | 1986-01-10 | Toshiba Glass Co Ltd | 螢光ガラス線量計 |
| JPH0266968A (ja) * | 1988-09-01 | 1990-03-07 | Fujitsu Ltd | 半導体集積回路装置 |
| JPH0528056U (ja) * | 1991-09-13 | 1993-04-09 | ソニー株式会社 | 半導体装置 |
-
1981
- 1981-07-03 JP JP56104865A patent/JPS586157A/ja active Granted
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58119647A (ja) * | 1982-01-09 | 1983-07-16 | Ricoh Co Ltd | Ｌｓｉマスタスライスチツプ |
| JPS58142545A (ja) * | 1982-02-18 | 1983-08-24 | Mitsubishi Electric Corp | マスタスライス方式ゲ−トアレイ形半導体集積回路装置 |
| JPS59232442A (ja) * | 1983-06-16 | 1984-12-27 | Toshiba Corp | 半導体集積回路 |
| JPH0563944B2 (ja) * | 1983-06-16 | 1993-09-13 | Tokyo Shibaura Electric Co | |
| JPS6073479A (ja) * | 1983-09-13 | 1985-04-25 | ケルンフオルシユングスツエントルム、カールスルーエ、ゲゼルシヤフト、ミツト、ベシユレンクテル、ハフツング | 固体線量計 |
| JPS614988A (ja) * | 1984-06-20 | 1986-01-10 | Toshiba Glass Co Ltd | 螢光ガラス線量計 |
| JPS614987A (ja) * | 1984-06-20 | 1986-01-10 | Toshiba Glass Co Ltd | 螢光ガラス線量計 |
| JPH0266968A (ja) * | 1988-09-01 | 1990-03-07 | Fujitsu Ltd | 半導体集積回路装置 |
| JPH0528056U (ja) * | 1991-09-13 | 1993-04-09 | ソニー株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH036667B2 (ja) | 1991-01-30 |
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