JPH0528056U - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 高密度に配列されたゲート電極に対する配線
の自由度を向上させることが可能なゲート電極の構造を
有する半導体装置を提供することである。 【構成】 コンタクト用パッド部１２ｂ，１２ｃ，２２
ｂ，２２ｃが形成してある細長いゲート電極１２，１２
ａ，２２，２２ａが、半導体基板の表面に所定のピッチ
で配列してあり、特定のゲート電極１２ａ，２２ａのパ
ッド部をコンタクトホールを通じて電源供給ライン層Ｖ
dd，ＧＮＤと接続することにより、この特定のゲート電
極１２ａ，２２ａを素子分離として利用するタイプの半
導体装置において、上記ゲート電極の端部に形成してあ
る少なくともいずれか一方のパッド部１２ｂ，１２ｃ，
２２ｂ，２２ｃが、２以上のコンタクトホールを形成す
ることができるスペースを有する程度に、ゲート電極の
長手方向に長く構成してある。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は半導体装置に係わり、特に、高密度に配列されたゲート電極に対する 配線の自由度を向上させることが可能なゲート電極の構造を有する半導体装置に 関する。

【０００２】

【従来の技術】

一般に、ゲートアレイでは、選択酸化領域で素子分離を行うが、特定方向の素 子分離を、ゲート電極自体で行うようにしたゲートアレイが開発されている。こ のようなゲートアレイでは、さらに集積度が向上し、回路の速度も向上する。

【０００３】 このようなゲートアレイとしては、図３に示すいわゆるチャネル固定型ゲート アレイ１が従来から知られている。このゲートアレイ１は、細長いゲート電極２ が平行に所定間隔で多数配置されたＰ型トランジスタ領域４と、このＰ型トラン ジスタ領域に対し選択酸化領域５で素子分離してあり、ゲート電極２が平行に所 定間隔で多数配置されたＮ型トランジスタ領域６と、これらトランジスタ領域４ ，６の両側に形成される配線領域８とを半導体基板上に有する。

【０００４】 このゲートアレイ１では、ゲート電極２の配列方向の素子分離は、特定のゲー ト電極２ａのパッド部２ｂをコンタクトホールを通じて電源供給ライン層Ｖdd， ＧＮＤと接続し、この特定のゲート電極２ａを素子分離として利用することによ り行う。ゲート電極２ａの下部に位置する半導体基板の表面は、アキュミレーシ ョン状態となり、同ゲート２ａの両側に位置する拡散層間で電流が流れず、素子 分離領域として作用するからである。このようにゲート電極自体を素子分離とし て用いるように構成することで、集積度の向上を図ることが可能になる。

【０００５】

【考案が解決しようとする課題】

ところが、このような構成のゲートアレイ１では、素子分離となるゲート電極 ２ａのパッド部２ｂとの接続を行うために、電源供給ライン層Ｖdd，ＧＮＤが、 素子分離として用いないゲート電極２のパッド部２ｃの上方を、層間絶縁膜を介 して重なるように配線されるため、図示しないゲート電圧印可用の電源供給ライ ン層と、ゲート電極２のパッド部２ｃとのコンタクトが容易に取れず、配線の自 由度が低下するという問題点を有している。

【０００６】 なお、最近では、配線領域８を有しない、いわゆるチャネル敷き詰め型のゲー トアレイも開発され、さらなる高集積度化が図られている。ところが、上述した ような問題点は、いわゆるチャネル敷き詰め型のゲートアレイでも同様に有して いる。

【０００７】 本考案は、このような実状に鑑みてなされ、高密度に配列されたゲート電極に 対する配線の自由度を向上させることが可能なゲート電極の構造を有する半導体 装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】

上記目的を達成するために、本考案の半導体装置は、コンタクト用パッド部が 端部に形成してある細長いゲート電極が、半導体基板の表面に所定のピッチで配 列してあり、特定のゲート電極のパッド部をコンタクトホールを通じて電源供給 ライン層と接続することにより、この特定のゲート電極を素子分離として利用す るタイプの半導体装置において、上記ゲート電極の端部に形成してある少なくと もいずれか一方のパッド部が、２以上のコンタクトホールを形成することができ るスペースを有する程度に、ゲート電極の長手方向に長いことを特徴とする。

【０００９】

【作用】

本考案の半導体装置では、電源供給ライン層が、素子分離として用いないゲー ト電極のパッド部の上方を、層間絶縁膜を介して重なるように配線されるとして も、ゲート電極のパッド部には、２以上のコンタクトホールを形成することがで きる細長いスペースが形成してあるため、パッド部が、電源供給ライン層で完全 に覆われることがなくなり、ゲート電極に対する配線の自由度が増大する。

【００１０】

【実施例】

以下、本考案の一実施例に係る半導体装置について、図面を参照しつつ詳細に 説明する。 図１は本考案の一実施例に係る半導体装置のゲート電極配列を示す要部概略平 面図、図２は本考案の他の実施例に係る半導体装置のゲート電極配列を示す要部 平面図である。

【００１１】 図１に示す実施例は、本考案をチャネル固定型のゲートアレイに適用した場合 の例を示している。本実施例の半導体装置としてのゲートアレイ１０は、細長い ゲート電極１２が平行に所定間隔で多数配置されたＰ型トランジスタ領域１４と 、このＰ型トランジスタ領域１４に対し選択酸化領域１５で素子分離してあり、 ゲート電極１２が平行に所定間隔で多数配置されたＮ型トランジスタ領域１６と 、これらトランジスタ領域１４，１６の両側に形成される配線領域１８とを半導 体基板上に有する。

【００１２】 このゲートアレイ１０では、ゲート電極１２の配列方向の素子分離は、特定の ゲート電極１２ａのパッド部１２ｂをコンタクトホールを通じて電源供給ライン 層Ｖdd，ＧＮＤと接続し、この特定のゲート電極１２ａを素子分離として利用す ることにより行う。ゲート電極１２ａの下部に位置する半導体基板の表面は、ア キュミレーション状態となり、同ゲート１２ａの両側に位置する拡散層間で電流 が流れず、素子分離領域として作用するからである。このようにゲート電極自体 を素子分離として用いるように構成することで、集積度の向上を図ることが可能 になる。

【００１３】 本実施例では、各ゲート電極１２，１２ａにおける配線領域１８側のパッド部 １２ｂ，１２ｃが、２以上のコンタクトホールを形成することができるスペース を有する程度に、ゲート電極の長手方向に細長く形成してある。すなわち、パッ ド部１２ｂ，１２ｃが、配線領域１８方向に延びるようになっている。そして、 電源供給ライン層Ｖdd，ＧＮＤは、それぞれ、トランジスタ領域に形成してある 拡散層に対してコンタクトホール（図中×印部分）で接続されるように、かつ、 特定のゲート電極１２ａのパッド部１２ｂに対してコンタクトホールを介して接 続されるように、ゲート電極の長手方向に対して垂直方向に配線してある。しか も、電源供給ライン層Ｖdd，ＧＮＤは、ゲート電極１２，１２ａのパッド部１２ ｂ，１２ｃの全面を覆うことなく、その内側の一部を覆うように配線される。

【００１４】 このため、電源供給ライン層Ｖdd，ＧＮＤで覆われていないパッド部１２ｃの 外側部分に対し、図示しないゲート電源供給ライン層から、コンタクトホールを 介しての接続が容易になり、ゲート電極１２に対する配線の自由度が増大する。

【００１５】 図２に示す実施例は、本考案をチャネル敷き詰め型ゲートアレイに適用した場 合の例を示している。この実施例の半導体装置としてのゲートアレイ２０は、細 長いゲート電極２２が平行に所定間隔で多数配置されたＰ型トランジスタ領域２ ４と、このＰ型トランジスタ領域２４に対し選択酸化領域２５で素子分離してあ り、ゲート電極２２が平行に所定間隔で多数配置されたＮ型トランジスタ領域２ ６とを半導体基板上に有し、図１に示すような配線領域を有することなく、各ト ランジスタ領域２４，２６が交互に配列してある。

【００１６】 このゲートアレイ２０でも、図１に示す実施例と同様に、ゲート電極２２の配 列方向の素子分離は、特定のゲート電極２２ａのパッド部２２ｂをコンタクトホ ールを通じて電源供給ライン層Ｖdd，ＧＮＤと接続し、この特定のゲート電極２ ２ａを素子分離として利用することにより行う。

【００１７】 本実施例では、各ゲート電極２２，２２ａにおける少なくとも一方の端部に形 成してあるパッド部２２ｂ，２２ｃが、２以上のコンタクトホールを形成するこ とができるスペースを有する程度に、ゲート電極の長手方向に細長く形成してあ る。このため、電源供給ライン層Ｖdd，ＧＮＤが、ゲート電極２２，２２ａのパ ッド部２２ｂ，２２ｃの全面を覆うことがなくなる。その結果、電源供給ライン 層で覆われていないパッド部１２ｃの部分に対し、コンタクトホールを介しての 接続が容易になり、ゲート電極１２に対する配線の自由度が増大する。

【００１８】 なお、本考案は、上述した実施例に限定されるものではなく、本考案の範囲内 で種々に改変することができる。 例えば、ゲート電極の片側のみでなく、両側に形成してあるパッド部を、２以 上のコンタクトホールを形成することができるスペースを有する程度に、ゲート 電極の長手方向に長く構成するようにしても良い。 この実施例でも、上述した実施例と同様な作用を有する。

【００１９】

【考案の効果】

以上説明してきたように、本考案によれば、ゲート電極を利用して素子分離を 行うタイプのゲートアレイ型の半導体装置において、ゲート電極の少なくとも一 方の端部に設けられたパッド部に、素子分離となる特定のゲート電極とコンタク トホールを介して接続される電源供給ライン層に覆われていないコンタクト用ス ペースを確保することが可能になる。したがって、ゲート電極配線の自由度が増 すので、配線面積を縮小することが可能になり、その結果、ゲート電極の使用率 向上に効果がある。

【図面の簡単な説明】

【図１】本考案の一実施例に係る半導体装置のゲート電
極配列を示す要部概略平面図である。

【図２】本考案の他の実施例に係る半導体装置のゲート
電極配列を示す要部平面図である。

【図３】従来例に係る半導体装置のゲート電極配列を示
す要部概略平面図である。

【符号の説明】

１０，２０…ゲートアレイ １２，１２ａ，２２，２２ａ…ゲート電極 １２ｂ，１２ｃ，２２ｂ，２２ｃ…パッド部 １４，２４…Ｐ型トランジスタ領域 １６，２６…Ｎ型トランジスタ領域 １８…配線領域 Ｖdd，ＧＮＤ…電源供給ライン層

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 コンタクト用パッド部が端部に形成して
   ある細長いゲート電極が、半導体基板の表面に所定のピ
   ッチで配列してあり、特定のゲート電極のパッド部をコ
   ンタクトホールを通じて電源供給ライン層と接続するこ
   とにより、この特定のゲート電極を素子分離として利用
   するタイプの半導体装置において、上記ゲート電極の端
   部に形成してある少なくともいずれか一方のパッド部
   が、２以上のコンタクトホールを形成することができる
   スペースを有する程度に、ゲート電極の長手方向に長い
   ことを特徴とする半導体装置。