JPS6218053A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6218053A JPS6218053A JP60157555A JP15755585A JPS6218053A JP S6218053 A JPS6218053 A JP S6218053A JP 60157555 A JP60157555 A JP 60157555A JP 15755585 A JP15755585 A JP 15755585A JP S6218053 A JPS6218053 A JP S6218053A
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- Japan
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- channel
- potential
- channel mos
- mos transistors
- gate electrode
- Prior art date
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- Pending
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、一般にゲートアレイと呼ばれるマスタスライ
ス方式の半導体集積回路装置における新たなゲート配置
に関するものである。
ス方式の半導体集積回路装置における新たなゲート配置
に関するものである。
第６図は特願昭５６−６２９０９号に示された従来のマ
スタスライス方式の半導体集積回路装置を示す構成図で
ある。第６図において、破線で囲った単位セル３０は、
ＭＯＳ）ランジスタ（以下ｒＭＯ３ＴＪという）を構成
する第１導電型チャネルＭＯ３Ｔの第１ゲート電極とし
てのゲート電ｉ３１ ａ、第２導電型チャネルＭＯ３Ｔ
の第２ゲート電極としてのゲート電極３１ｂおよびソー
スもしくはドレインとなる領域３２ａ、３２ｂで構成さ
れるが、この単位セル３０は任意に構成することが可能
となっている。すなわち、第６図に示すように、４対の
ＭＯ３Ｔで単位セル３０を構成しようと思えば、これに
隣接するゲート電極（第６図では３１１ａ、３１１ｂで
示したが、本質的にはその他のゲート電極３１ａ、３１
ｂと同一である）をそれぞれ第１電位としての正電源電
位および第２電位としての接地電位に接続して、このゲ
ート電極３１１ａおよび３１１ｂに対応するＭＯ３Ｔを
遮断させることによって単位セル３０を隣接領域から分
離することができる。
スタスライス方式の半導体集積回路装置を示す構成図で
ある。第６図において、破線で囲った単位セル３０は、
ＭＯＳ）ランジスタ（以下ｒＭＯ３ＴＪという）を構成
する第１導電型チャネルＭＯ３Ｔの第１ゲート電極とし
てのゲート電ｉ３１ ａ、第２導電型チャネルＭＯ３Ｔ
の第２ゲート電極としてのゲート電極３１ｂおよびソー
スもしくはドレインとなる領域３２ａ、３２ｂで構成さ
れるが、この単位セル３０は任意に構成することが可能
となっている。すなわち、第６図に示すように、４対の
ＭＯ３Ｔで単位セル３０を構成しようと思えば、これに
隣接するゲート電極（第６図では３１１ａ、３１１ｂで
示したが、本質的にはその他のゲート電極３１ａ、３１
ｂと同一である）をそれぞれ第１電位としての正電源電
位および第２電位としての接地電位に接続して、このゲ
ート電極３１１ａおよび３１１ｂに対応するＭＯ３Ｔを
遮断させることによって単位セル３０を隣接領域から分
離することができる。
第７図は４人力ＮＯＲゲートを構成したときの構成図で
ある。第７図において、４１は第１電位（ｖ ｎｔ＋）
供給線、第２電位（ＧＮＤ）供給線としての１層目のア
ルミニウム（ＡＩ）配線、４２は２層目のＡ１配線を示
す。２層目のＡ１配線４２を介して４つの入力線ＩＮＩ
〜ＩＮ４がＰチャネルおよびＮチャネルＭＯ３Ｔのゲー
ト電極３１ａ、３１ｂに接続され、これらのＭＯ３Ｔの
出力信号は再び２層目のＡＩ配線４２を介して出力線Ｏ
ＵＴから出力される。この４人力ＮＯＲゲートにおける
ＭＯ３ＴＯ３間の接続は１層目Ａ１配線４２でなされて
いる。５１ａ、５１ｂは１層目のＡβ配線４１と半導体
基板表面に形成されたＰ形またはＮ形のソースまたはド
レイン領域３２ａ、３２ｂとを接続するためのコンタク
トホールを示す。
ある。第７図において、４１は第１電位（ｖ ｎｔ＋）
供給線、第２電位（ＧＮＤ）供給線としての１層目のア
ルミニウム（ＡＩ）配線、４２は２層目のＡ１配線を示
す。２層目のＡ１配線４２を介して４つの入力線ＩＮＩ
〜ＩＮ４がＰチャネルおよびＮチャネルＭＯ３Ｔのゲー
ト電極３１ａ、３１ｂに接続され、これらのＭＯ３Ｔの
出力信号は再び２層目のＡＩ配線４２を介して出力線Ｏ
ＵＴから出力される。この４人力ＮＯＲゲートにおける
ＭＯ３ＴＯ３間の接続は１層目Ａ１配線４２でなされて
いる。５１ａ、５１ｂは１層目のＡβ配線４１と半導体
基板表面に形成されたＰ形またはＮ形のソースまたはド
レイン領域３２ａ、３２ｂとを接続するためのコンタク
トホールを示す。
５２は２層目のＡ１配線４２とゲート領域３１ａ、３１
ｂとの接続点、５３は１層目の／ｌ配線４１と２層目の
Ａ７！配線４２との接続点である。また第８図は従来の
バッファ部の回路を示す。第８図において、ＰＴＩ〜Ｐ
Ｔ４はＰチャネルＭＯ３Ｔ、ＮＴＩ〜ＮＴ４はＮチャネ
ルＭＯ３Ｔ、ＤＢは入出力端子、０１８はＤＢに印加さ
れた信号をＰＴｌ、ＮＴＩで構成される第１のインバー
タで反転し内部回路に伝える内部出力端子、１０１は内
部回路からの信号をＰＴ２．ＮＴ２で構成される第２の
インバータで反転しＰＴＡに伝える内部入力端子、■。
ｂとの接続点、５３は１層目の／ｌ配線４１と２層目の
Ａ７！配線４２との接続点である。また第８図は従来の
バッファ部の回路を示す。第８図において、ＰＴＩ〜Ｐ
Ｔ４はＰチャネルＭＯ３Ｔ、ＮＴＩ〜ＮＴ４はＮチャネ
ルＭＯ３Ｔ、ＤＢは入出力端子、０１８はＤＢに印加さ
れた信号をＰＴｌ、ＮＴＩで構成される第１のインバー
タで反転し内部回路に伝える内部出力端子、１０１は内
部回路からの信号をＰＴ２．ＮＴ２で構成される第２の
インバータで反転しＰＴＡに伝える内部入力端子、■。
２は内部からの信号をＰＴ３．ＮＴ３で構成される第３
のインバータで反転しＮＴ４に伝える内部入力端子であ
る。ＰＴ４．ＮＴ４は各々のゲート電極に与えられた信
号によりオン、オフするＰチャネル、ＮチャネルＭＯ３
Ｔである。
のインバータで反転しＮＴ４に伝える内部入力端子であ
る。ＰＴ４．ＮＴ４は各々のゲート電極に与えられた信
号によりオン、オフするＰチャネル、ＮチャネルＭＯ３
Ｔである。
この回路の動作は、内部入力端子Ｉ Ｏ１＋ Ｉ Ｏ
ＲにｒＨＪレベルが印加されると、第２および第３のイ
ンバータは共にｒＬＪレベルを出力する。よってＰＴＡ
はオン、ＮＴ４はオフとなるので、入出力端子ＤＢはｒ
ＨＪレベルとなる。内部入力端子１、、、Ｉ。２に「Ｌ
」レベルが印加されると、第２、第３のインバータは共
にｒＨＪレベルを出力する。よってＰＴ４はオフ、ＮＴ
４はオンとなるので、入出力端子ＤＢはｒＬＪレベルと
なる。内部入力端子１Ｇ＋に「Ｌ」、内部入力端子１１
１１１に「Ｈ」レベルを印加すると、第２のインバータ
は「Ｈ」、第３のインバータはｒＬＪレベルを出力する
。
ＲにｒＨＪレベルが印加されると、第２および第３のイ
ンバータは共にｒＬＪレベルを出力する。よってＰＴＡ
はオン、ＮＴ４はオフとなるので、入出力端子ＤＢはｒ
ＨＪレベルとなる。内部入力端子１、、、Ｉ。２に「Ｌ
」レベルが印加されると、第２、第３のインバータは共
にｒＨＪレベルを出力する。よってＰＴ４はオフ、ＮＴ
４はオンとなるので、入出力端子ＤＢはｒＬＪレベルと
なる。内部入力端子１Ｇ＋に「Ｌ」、内部入力端子１１
１１１に「Ｈ」レベルを印加すると、第２のインバータ
は「Ｈ」、第３のインバータはｒＬＪレベルを出力する
。
よってＰＴ４．ＮＴＡともオフとなるので、入出力端子
ＤＢは高インピーダンスｒＺＪの状態となる。このとき
入出力端子ＤＢから入力信号を伝えると、第１のインバ
ータを通して内部出力端子０１Ｎに伝えられる。
ＤＢは高インピーダンスｒＺＪの状態となる。このとき
入出力端子ＤＢから入力信号を伝えると、第１のインバ
ータを通して内部出力端子０１Ｎに伝えられる。
一方、入出力端子ＤＢに印加される入力信号のレベルは
ＴＴＬレベルと呼ばれるｒＬＪレベルで０．８Ｖ、ｒＨ
Ｊレベルで２．ＯＶの信号を判別する必要がある。通常
ＰＴＩ、ＮＴＩのトランジスタのパターンサイズを同一
にし、Ｖ７□” ” Ｔ ＨＮ ＊β、＝β８とし、Ｖ
Ｄ！１＝５Ｖの場合の第１のインバータのしきい電圧は
１／２ＶＤＤの２．５Ｖとなることは良く知られている
。このようなしきい電圧ではＴＴＬレベルで与えられる
入力信号ではｒＨＪ、「Ｌ」とも２．５Ｖ以下であるが
ら、全てｒＬＪレベルと判定される結果となる。よって
ＰＴＩ。
ＴＴＬレベルと呼ばれるｒＬＪレベルで０．８Ｖ、ｒＨ
Ｊレベルで２．ＯＶの信号を判別する必要がある。通常
ＰＴＩ、ＮＴＩのトランジスタのパターンサイズを同一
にし、Ｖ７□” ” Ｔ ＨＮ ＊β、＝β８とし、Ｖ
Ｄ！１＝５Ｖの場合の第１のインバータのしきい電圧は
１／２ＶＤＤの２．５Ｖとなることは良く知られている
。このようなしきい電圧ではＴＴＬレベルで与えられる
入力信号ではｒＨＪ、「Ｌ」とも２．５Ｖ以下であるが
ら、全てｒＬＪレベルと判定される結果となる。よって
ＰＴＩ。
ＮＴＩのパターンサイズを変えることにより、第１のイ
ンバータのしきい電圧を約１．４Ｖ程度にする必要があ
る。通常ＴＴＬレベルの入力用インバータの各トランジ
スタサイズは、ゲート長を同一とすると、ゲート幅はＮ
チャネルトランジスタを１００とすると、Ｐチャネルト
ランジスタは２５程度にする必要があることが知られて
いる。
ンバータのしきい電圧を約１．４Ｖ程度にする必要があ
る。通常ＴＴＬレベルの入力用インバータの各トランジ
スタサイズは、ゲート長を同一とすると、ゲート幅はＮ
チャネルトランジスタを１００とすると、Ｐチャネルト
ランジスタは２５程度にする必要があることが知られて
いる。
従来の半導体集積回路装置は以上のように構成されてい
るので、内部ゲート配置は論理レベルをあつかうデジタ
ル回路用としては良いが、アナログ回路用としては問題
があった。すなわち、Ｐチャネル、ＮチャネルＭＯ３Ｔ
のサイズが１種類しかなく、これらをシリーズまたはパ
ラレルに接続すれば面積が大きくなり、また、電流が不
必要に多くなかれる場合があり、バッファ部は通常２０
〜２００もあり、非常に多くの面積が必要となるという
問題があった。
るので、内部ゲート配置は論理レベルをあつかうデジタ
ル回路用としては良いが、アナログ回路用としては問題
があった。すなわち、Ｐチャネル、ＮチャネルＭＯ３Ｔ
のサイズが１種類しかなく、これらをシリーズまたはパ
ラレルに接続すれば面積が大きくなり、また、電流が不
必要に多くなかれる場合があり、バッファ部は通常２０
〜２００もあり、非常に多くの面積が必要となるという
問題があった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、従来の論理レベルをあつかうデ
ジタル回路用に加えてアナログ回路用の小形で安価なマ
スタスライス方式半導体集積回路装置を得ることにある
。
の目的とするところは、従来の論理レベルをあつかうデ
ジタル回路用に加えてアナログ回路用の小形で安価なマ
スタスライス方式半導体集積回路装置を得ることにある
。
このような問題点を解決するために本発明は、第１ゲー
ト電極を共通とする２個以上の第１導電型チャネルＭＯ
Ｓトランジスタと第２ゲート電極を共通とする２個以上
の第２導電型チャネルＭＯＳトランジスタの一対を基本
素子とし、上記２個以上の第１導電型および第２導電型
チャネルＭＯＳトランジスタは各々別々に分離されたド
レインおよびソース領域を有し、基本素子を複数個集め
た基本素子集合を複数個配列し、基本素子に電位を与え
る第１．第２電位供給線を互いに平行に配置し、第１．
第２ゲート電極を第１．第２電位供給線とほぼ直角に配
置したものである。
ト電極を共通とする２個以上の第１導電型チャネルＭＯ
Ｓトランジスタと第２ゲート電極を共通とする２個以上
の第２導電型チャネルＭＯＳトランジスタの一対を基本
素子とし、上記２個以上の第１導電型および第２導電型
チャネルＭＯＳトランジスタは各々別々に分離されたド
レインおよびソース領域を有し、基本素子を複数個集め
た基本素子集合を複数個配列し、基本素子に電位を与え
る第１．第２電位供給線を互いに平行に配置し、第１．
第２ゲート電極を第１．第２電位供給線とほぼ直角に配
置したものである。
本発明においては、ゲート電極を共通とし各々分離され
たドレイン、ソース電極をもつ２個以上のＰチャネルお
よびＮチャネルＭＯＳＴは、各々分離されたドレイン、
ソースを互いに接続し等価的に１個のＰチャネルおよび
ＮチャネルＭＯＳＴとして動作させることにより、通常
のデジタル回路用として従来と同等の動作をさせること
ができると共に、必要なトランジスタサイズを得るため
各々分離された２個以上のＰチャネルおよびＮチャネル
ＭＯＳＴのうち１個のみあるいは必要に応じて２個を接
続して用いることにより、アナログ回路用に必要なトラ
ンジスタサイズを得ることができる。
たドレイン、ソース電極をもつ２個以上のＰチャネルお
よびＮチャネルＭＯＳＴは、各々分離されたドレイン、
ソースを互いに接続し等価的に１個のＰチャネルおよび
ＮチャネルＭＯＳＴとして動作させることにより、通常
のデジタル回路用として従来と同等の動作をさせること
ができると共に、必要なトランジスタサイズを得るため
各々分離された２個以上のＰチャネルおよびＮチャネル
ＭＯＳＴのうち１個のみあるいは必要に応じて２個を接
続して用いることにより、アナログ回路用に必要なトラ
ンジスタサイズを得ることができる。
以下、本発明の実施例を図を用いて説明する。
第１図に本発明に係わる半導体集積回路装置の概要を示
す。第１図において第６図と同一部分又は相当部分には
同一符号が付しである。この実施例が第６図の従来例と
異なる点は、領域３２ａ、３２ｂが分割された点である
。
す。第１図において第６図と同一部分又は相当部分には
同一符号が付しである。この実施例が第６図の従来例と
異なる点は、領域３２ａ、３２ｂが分割された点である
。
第２図は本発明の一実施例を示す構成図であり、４人力
ＮＯＲゲートを構成したものである。第２図において第
７図と同一部分又は相当部分には同一符号が付しである
。従来例と異なるのは、２個のＭＯ３Ｔに分離されたも
のを互いに接続するためコンタクトホール５１が余分に
追加されている点であるが、４人力ＮＯＲゲートの動作
としては従来例と同一である。点線内は基本素子集合を
表わし、２個のＰチャネルＭＯＳＴと２個のＮチャネル
ＭＯＳＴの１対により基本素子が構成されている。従っ
て、基本素子集合は４個の基本素子により構成されてい
る。
ＮＯＲゲートを構成したものである。第２図において第
７図と同一部分又は相当部分には同一符号が付しである
。従来例と異なるのは、２個のＭＯ３Ｔに分離されたも
のを互いに接続するためコンタクトホール５１が余分に
追加されている点であるが、４人力ＮＯＲゲートの動作
としては従来例と同一である。点線内は基本素子集合を
表わし、２個のＰチャネルＭＯＳＴと２個のＮチャネル
ＭＯＳＴの１対により基本素子が構成されている。従っ
て、基本素子集合は４個の基本素子により構成されてい
る。
次に本発明の主要な効果としてアナログ回路用としての
効果を以下に説明する。アナログ回路と言っても多様で
あるから、ここでは最も基本的と思われるバイアス発生
回路について説明する。アナログ回路に多用されるバイ
アス発生回路の一種として第３図に示す回路が知られて
いる。ＰＴ６はＰチャネルＭＯ８Ｔ、ＮＴ６はＮチャネ
ルＭ。
効果を以下に説明する。アナログ回路と言っても多様で
あるから、ここでは最も基本的と思われるバイアス発生
回路について説明する。アナログ回路に多用されるバイ
アス発生回路の一種として第３図に示す回路が知られて
いる。ＰＴ６はＰチャネルＭＯ８Ｔ、ＮＴ６はＮチャネ
ルＭ。
ＳＴである。この回路の特性は次のようにして求められ
る。
る。
１１＝０．５βｐ （ＶＤＩＩ Ｖ ＯＶＴＰ）
”１２＝０．５βＮ （ｖ ０−ＶＴＮ） ”
ｖＯ：バイアス電圧 Ｖ７ｐ：ＰチャネルＭ ＯＳ Ｔ （７） Ｖ Ｔ Ｋ
ＶＴＮ：Ｎチャネ）Ｌｔ Ｍ ＯＳ Ｔ １７） Ｖ
ｒＨβ２：ＰチャネルＭＯＳＴのコンダクタンス係数β
８：ＮチャネルＭＯＳＴのコンダクタンス係数１１＝１
２であるから、 βｒ （ＶＤＤ ＶＯＶＴＦ） ”−βＮ （Ｖ Ｏ
−Ｖ、Ｎ） ”しきい値電圧とバイアス電圧の条件とし
て、ＶＴＰ＝ＶＴＭ＝ＶＴＨ，ＶＯ＝Ｖｏｏ／２とする
と、βｐ （Ｖｏｏ／ ２ Ｖｔｏ） ２−βＮ （
Ｖｏｏ／ ２ ＶＴＭ） ”、、β２＝β８ すなわち、第３図において、■０出力として■、。
”１２＝０．５βＮ （ｖ ０−ＶＴＮ） ”
ｖＯ：バイアス電圧 Ｖ７ｐ：ＰチャネルＭ ＯＳ Ｔ （７） Ｖ Ｔ Ｋ
ＶＴＮ：Ｎチャネ）Ｌｔ Ｍ ＯＳ Ｔ １７） Ｖ
ｒＨβ２：ＰチャネルＭＯＳＴのコンダクタンス係数β
８：ＮチャネルＭＯＳＴのコンダクタンス係数１１＝１
２であるから、 βｒ （ＶＤＤ ＶＯＶＴＦ） ”−βＮ （Ｖ Ｏ
−Ｖ、Ｎ） ”しきい値電圧とバイアス電圧の条件とし
て、ＶＴＰ＝ＶＴＭ＝ＶＴＨ，ＶＯ＝Ｖｏｏ／２とする
と、βｐ （Ｖｏｏ／ ２ Ｖｔｏ） ２−βＮ （
Ｖｏｏ／ ２ ＶＴＭ） ”、、β２＝β８ すなわち、第３図において、■０出力として■、。
／２を得ようとするならば、βア＝β８となる必要があ
る。ゲートアレイの場合、Ｐチャネル、ＮチャネルＭＯ
ＳＴのトランジスタサイズを同一とするため、電子とホ
ールの移動度の差によりβ８＝２β２〜３β。
る。ゲートアレイの場合、Ｐチャネル、ＮチャネルＭＯ
ＳＴのトランジスタサイズを同一とするため、電子とホ
ールの移動度の差によりβ８＝２β２〜３β。
となる。仮にβ８＝２β、とした場合、ＰチャネルＭＯ
５ＴのトランジスタサイズをｒＬＪと考えたら、Ｎチャ
ネルＭＯ３Ｔのトランジスタサイズはｌ／２でなければ
ならない。よってこのような場合、第４図のように構成
すれば、ｖＯ比出力してＶ（Ｉ１１／２が得られる。第
４図において第２図と同一部分又は相当部分には同一符
号が付しである。
５ＴのトランジスタサイズをｒＬＪと考えたら、Ｎチャ
ネルＭＯ３Ｔのトランジスタサイズはｌ／２でなければ
ならない。よってこのような場合、第４図のように構成
すれば、ｖＯ比出力してＶ（Ｉ１１／２が得られる。第
４図において第２図と同一部分又は相当部分には同一符
号が付しである。
第４図において、単位セル３０を構成する場合、隣接す
るゲート領域３１１ａ、３１１ｂをそれぞれ正電源電位
および接地電位に接続して、このゲート領域３１１ａ、
３１１ｂに対応するＭＯ３Ｔを遮断させることにより、
単位セル３０を隣接領域から分離することができる。ま
たコンタクトホールｓ１ａによりＰチャネルＭＯ３Ｔ２
個のソースを互いに接続したものに第１電位としての正
電源電位ＶＤ＋、を与え、ＮチャネルＭＯ３Ｔ１個のソ
ースにコンタクトホール５１ｂを通して第２電位として
の接地電位ＧＮＤを与え、ＰチャネルＭＯ３Ｔ２個のド
レインをコンタクトホール５１ａにより互いに接続する
。また、ＮチャネルＭＯ３Ｔ１個のドレインとＰチャネ
ルＭＯ３Ｔ２個のドレインとをコンタクトホール５１ａ
、５１ｂ、１層目のＡｆｆ配線４１により接続する。さ
らに、Ｐチャネル、ＮチャネルＭＯ３Ｔの各々のゲート
電極３１ａ、３１ｂを２層目のＡ１配線４２で接続し、
１層目と２層目のＡＮ配線を接続するスルーホール５３
を介してＰチャネル、ＮチャネルＭＯ３Ｔのドレイン同
士とゲート同士を接続して第３図のバイアス発生回路を
実現することができる。
るゲート領域３１１ａ、３１１ｂをそれぞれ正電源電位
および接地電位に接続して、このゲート領域３１１ａ、
３１１ｂに対応するＭＯ３Ｔを遮断させることにより、
単位セル３０を隣接領域から分離することができる。ま
たコンタクトホールｓ１ａによりＰチャネルＭＯ３Ｔ２
個のソースを互いに接続したものに第１電位としての正
電源電位ＶＤ＋、を与え、ＮチャネルＭＯ３Ｔ１個のソ
ースにコンタクトホール５１ｂを通して第２電位として
の接地電位ＧＮＤを与え、ＰチャネルＭＯ３Ｔ２個のド
レインをコンタクトホール５１ａにより互いに接続する
。また、ＮチャネルＭＯ３Ｔ１個のドレインとＰチャネ
ルＭＯ３Ｔ２個のドレインとをコンタクトホール５１ａ
、５１ｂ、１層目のＡｆｆ配線４１により接続する。さ
らに、Ｐチャネル、ＮチャネルＭＯ３Ｔの各々のゲート
電極３１ａ、３１ｂを２層目のＡ１配線４２で接続し、
１層目と２層目のＡＮ配線を接続するスルーホール５３
を介してＰチャネル、ＮチャネルＭＯ３Ｔのドレイン同
士とゲート同士を接続して第３図のバイアス発生回路を
実現することができる。
一方、バッファ回路（図示せず）のＴＴＬレベルの判別
回路の構成は、以下のとおり実現できる。
回路の構成は、以下のとおり実現できる。
すなわち、Ｎチャネルトランジスタを１００とするとＰ
チャネルトランジスタは２５となるようなトランジスタ
サイズ比とすれば良いので、第５図のように構成すれば
、しきい値レベルがＴＴＬレベルとなる人力バッファ回
路が得られることは前記説明により明白である。第５図
における判別回路は、１個のＰチャネルＭＯ３Ｔ）ラン
ジスタと４個のＮチャネルＭＯ５ＴＩ−ランジスタとか
ら構成される。 このように不必要な基本セルを使うこ
となく、小形にでき、また、不必要に大きなトランジス
タを使用しないので電流を押さえることもできる。
チャネルトランジスタは２５となるようなトランジスタ
サイズ比とすれば良いので、第５図のように構成すれば
、しきい値レベルがＴＴＬレベルとなる人力バッファ回
路が得られることは前記説明により明白である。第５図
における判別回路は、１個のＰチャネルＭＯ３Ｔ）ラン
ジスタと４個のＮチャネルＭＯ５ＴＩ−ランジスタとか
ら構成される。 このように不必要な基本セルを使うこ
となく、小形にでき、また、不必要に大きなトランジス
タを使用しないので電流を押さえることもできる。
以上説明したように本発明は、第１ゲート電極を共通と
する２個以上の第１導電型チャネルＭＯＳトランジスタ
と第２ゲート電極を共通とする２個以上の第２導電型チ
ャネルＭＯＳトランジスタの一対を基本素子とし、上記
２個以上の第１導電型および第２導電型チャネルＭＯ３
）ランジスタは各々別々に分離されたドレインおよびソ
ース領域を有し、基本素子を複数個集めた基本素子集合
を複数個配列し、基本素子に電位を与える第１゜第２電
位供給線を互いに平行に配置し、第１．第２ゲート電極
を第１．第２電位供給線とほぼ直角に配置したことによ
り、不必要に大きなトランジスタを使用しないため電流
も少ないので、小形に安価に低消費電力のゲートアレイ
が得られる効果がある。
する２個以上の第１導電型チャネルＭＯＳトランジスタ
と第２ゲート電極を共通とする２個以上の第２導電型チ
ャネルＭＯＳトランジスタの一対を基本素子とし、上記
２個以上の第１導電型および第２導電型チャネルＭＯ３
）ランジスタは各々別々に分離されたドレインおよびソ
ース領域を有し、基本素子を複数個集めた基本素子集合
を複数個配列し、基本素子に電位を与える第１゜第２電
位供給線を互いに平行に配置し、第１．第２ゲート電極
を第１．第２電位供給線とほぼ直角に配置したことによ
り、不必要に大きなトランジスタを使用しないため電流
も少ないので、小形に安価に低消費電力のゲートアレイ
が得られる効果がある。
第１図は本発明に係わる半導体集積回路装置の概要を示
す構成図、第２図は第１の実施例として４人力ＮＯＲゲ
ートを構成したときの構成図、第３図は第２の実施例と
してのバイアス発生回路を示す回路図、第４図は第３図
に示すバイアス発生回路を実現するための構成図、第５
図は判別回路を実現するための構成図、第６図は従来の
半導体集積回路装置を示す構成図、第７図は内部接続を
示す構成図、第８図は従来のバッファ回路を示す回路図
である。 ３０・・・・単位セル、３１ａ、３１ｂ、３１１ａ、３
１１ｂ・・・・ゲート電極、３２ａ、３２ｂ・・・・領
域、４１．４２・・・・Ａ７！配線、５１ａ、５１ｂ・
・・・コンタクトホール、５２・・・・接Ｌａ、５３・
・・・スルーホール。
す構成図、第２図は第１の実施例として４人力ＮＯＲゲ
ートを構成したときの構成図、第３図は第２の実施例と
してのバイアス発生回路を示す回路図、第４図は第３図
に示すバイアス発生回路を実現するための構成図、第５
図は判別回路を実現するための構成図、第６図は従来の
半導体集積回路装置を示す構成図、第７図は内部接続を
示す構成図、第８図は従来のバッファ回路を示す回路図
である。 ３０・・・・単位セル、３１ａ、３１ｂ、３１１ａ、３
１１ｂ・・・・ゲート電極、３２ａ、３２ｂ・・・・領
域、４１．４２・・・・Ａ７！配線、５１ａ、５１ｂ・
・・・コンタクトホール、５２・・・・接Ｌａ、５３・
・・・スルーホール。
Claims (1)
- マスタスライス方式の半導体集積回路装置において、
第１ゲート電極を共通とする２個以上の第１導電型チャ
ネルＭＯＳトランジスタと第２ゲート電極を共通とする
２個以上の第２導電型チャネルＭＯＳトランジスタの一
対を基本素子とし、前記２個以上の第１導電型および第
２導電型チャネルＭＯＳトランジスタは各々別々に分離
されたドレインおよびソース領域を有し、前記基本素子
を複数個集めた基本素子集合が複数個配列され、前記基
本素子に電位を与える第１、第２電位供給線が互いに平
行に配置され、前記第１、第２ゲート電極は前記第１、
第２電位供給線とほぼ直角に配置されたことを特徴とす
る半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60157555A JPS6218053A (ja) | 1985-07-17 | 1985-07-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60157555A JPS6218053A (ja) | 1985-07-17 | 1985-07-17 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6218053A true JPS6218053A (ja) | 1987-01-27 |
Family
ID=15652241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60157555A Pending JPS6218053A (ja) | 1985-07-17 | 1985-07-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6218053A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63171849U (ja) * | 1987-04-24 | 1988-11-08 | ||
| JPH0289365A (ja) * | 1988-09-27 | 1990-03-29 | Nec Corp | Ｃｍｏｓ集積回路 |
| JPH0528056U (ja) * | 1991-09-13 | 1993-04-09 | ソニー株式会社 | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58151055A (ja) * | 1982-03-03 | 1983-09-08 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS59127424A (ja) * | 1983-01-12 | 1984-07-23 | Nec Corp | 半導体装置 |
-
1985
- 1985-07-17 JP JP60157555A patent/JPS6218053A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58151055A (ja) * | 1982-03-03 | 1983-09-08 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS59127424A (ja) * | 1983-01-12 | 1984-07-23 | Nec Corp | 半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63171849U (ja) * | 1987-04-24 | 1988-11-08 | ||
| JPH0289365A (ja) * | 1988-09-27 | 1990-03-29 | Nec Corp | Ｃｍｏｓ集積回路 |
| JPH0528056U (ja) * | 1991-09-13 | 1993-04-09 | ソニー株式会社 | 半導体装置 |
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