JPS62132294A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS62132294A JPS62132294A JP60274198A JP27419885A JPS62132294A JP S62132294 A JPS62132294 A JP S62132294A JP 60274198 A JP60274198 A JP 60274198A JP 27419885 A JP27419885 A JP 27419885A JP S62132294 A JPS62132294 A JP S62132294A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、一般にゲートアレイと呼ばれるマスクスライ
ス方式の半導体集積回路装置のスタティックＲＡＭ読出
し回路に関するものである。
ス方式の半導体集積回路装置のスタティックＲＡＭ読出
し回路に関するものである。
第６図は、たとえば特願昭５６−６２９０９号に示され
た従来のマスクスライス方式の半導体集積回路装置を示
す構成図であり、同図において、破線で囲ったメモリセ
ル１は、ＭＯＳトランジスタ（以下ｒＭＯ３ＴＪという
）を構成するゲート領域１ａおよび１ｂ並びにソース若
しくはドレインと、なる領域２ａおよび２ｂで構成され
るが、このメモリセル１は任意に構成することが可能と
なっている。すなわち、第６図に示すように４対のＭＯ
３Ｔでメモリセル１を構成しようと思えば、これに隣接
するゲート領域（第６図ではゲート領域１１ａおよび１
１ｂで示したが、本質的にはその他のゲート領域１ａお
よび１ｂと同一である）をそれぞれ正電源電位および接
地電位に接続してゲート領域１１ａおよびｌｌｂに対応
するＭＯ３Ｔを遮断させることによってメモリセル１を
隣接領域から分離することができる。
た従来のマスクスライス方式の半導体集積回路装置を示
す構成図であり、同図において、破線で囲ったメモリセ
ル１は、ＭＯＳトランジスタ（以下ｒＭＯ３ＴＪという
）を構成するゲート領域１ａおよび１ｂ並びにソース若
しくはドレインと、なる領域２ａおよび２ｂで構成され
るが、このメモリセル１は任意に構成することが可能と
なっている。すなわち、第６図に示すように４対のＭＯ
３Ｔでメモリセル１を構成しようと思えば、これに隣接
するゲート領域（第６図ではゲート領域１１ａおよび１
１ｂで示したが、本質的にはその他のゲート領域１ａお
よび１ｂと同一である）をそれぞれ正電源電位および接
地電位に接続してゲート領域１１ａおよびｌｌｂに対応
するＭＯ３Ｔを遮断させることによってメモリセル１を
隣接領域から分離することができる。
第７図は４人力ＮＯＲゲートを構成したときの構成図で
あり、同図において、４は１層目のアルミニウム（Ａ１
）配線、５は２層目のＡＩ配線を示す。２層目のＡ１配
線５を介して４つの入力端子Ｔ１〜Ｔ４がＰチャネルお
よびＮチャネルＭＯ３Ｔのゲート電極１ａ、ｌｂに接続
され、再び２層目のＡｌ配線５を介して出力端子Ｔ５に
接続されている。この４人力ＮＯＲゲートにおけるＭＯ
３ＴＯ３間の接続は１層目のＡＩｔ配線４でなされてい
る。６は１層目のＡｌ配線４と半導体基板表面に形成さ
れたＰ形またはＮ形のソースまたはドレイン領域２ａ、
２ｂとを接続するためのコンタクトホールを示す。７は
２層目のＡ１配線５とゲート領域１ａ、ｌｂとの接続点
、８は１層目のＡｌ配線４と２層目のＡｌ配線５との接
続点である。
あり、同図において、４は１層目のアルミニウム（Ａ１
）配線、５は２層目のＡＩ配線を示す。２層目のＡ１配
線５を介して４つの入力端子Ｔ１〜Ｔ４がＰチャネルお
よびＮチャネルＭＯ３Ｔのゲート電極１ａ、ｌｂに接続
され、再び２層目のＡｌ配線５を介して出力端子Ｔ５に
接続されている。この４人力ＮＯＲゲートにおけるＭＯ
３ＴＯ３間の接続は１層目のＡＩｔ配線４でなされてい
る。６は１層目のＡｌ配線４と半導体基板表面に形成さ
れたＰ形またはＮ形のソースまたはドレイン領域２ａ、
２ｂとを接続するためのコンタクトホールを示す。７は
２層目のＡ１配線５とゲート領域１ａ、ｌｂとの接続点
、８は１層目のＡｌ配線４と２層目のＡｌ配線５との接
続点である。
第７図において、ＶＴは電源電圧ＶｆｌＤが供給される
電源ライン、ＧＮＤは接地電位が供給されるグランドラ
インである。
電源ライン、ＧＮＤは接地電位が供給されるグランドラ
インである。
次にスタティックＲＡＭの読出し回路を第８図に示す。
同図において、１０はスタティックＲＡＭメモリセルで
ある。１２．１３．２２．２３は第９図に示すようなＰ
チャネルＭＯＳＴ３０とＮチャネルＭＯＳＴ３１とで構
成されるインバータである。また１４．１５はＮチャネ
ルＭＯ３Ｔ。
ある。１２．１３．２２．２３は第９図に示すようなＰ
チャネルＭＯＳＴ３０とＮチャネルＭＯＳＴ３１とで構
成されるインバータである。また１４．１５はＮチャネ
ルＭＯ３Ｔ。
２０．２１はＰチャネルＭＯ３Ｔである。
次に第８図に示す読出し回路の動作について説明する。
第８図において、インバータ１２の出力レベルを「０」
とし、インバータ１３の出力レベルを「１」とすると、
インバータ１２．インバータ１３で構成されるインバー
タリングは安定状態にあり、この状態を維持し続ける。
とし、インバータ１３の出力レベルを「１」とすると、
インバータ１２．インバータ１３で構成されるインバー
タリングは安定状態にあり、この状態を維持し続ける。
この状態を外部に読出すためにＡＤライン２４に「１」
を与える。そうすると、ＮチャネルＭＯＳＴ１４．１５
がオンとなり、インバータ１２の出力は、ＮチャネルＭ
ＯＳＴ１５を通して、インバータ２３およびＰチャネル
ＭＯ３Ｔ２１で構成される読出し回路に与えられる。ま
たインバータ１３の出力は、ＮチャネルＭＯＳＴ１４を
通して、インバータ２２およびＰチャネルＭＯ３Ｔ２０
で構成される読出し回路に与えられる。
を与える。そうすると、ＮチャネルＭＯＳＴ１４．１５
がオンとなり、インバータ１２の出力は、ＮチャネルＭ
ＯＳＴ１５を通して、インバータ２３およびＰチャネル
ＭＯ３Ｔ２１で構成される読出し回路に与えられる。ま
たインバータ１３の出力は、ＮチャネルＭＯＳＴ１４を
通して、インバータ２２およびＰチャネルＭＯ３Ｔ２０
で構成される読出し回路に与えられる。
ＤＩライン２５上の電位は、ＰチャネルＭＯ３Ｔ２１．
ＮチャネルＭＯＳＴ１５およびインバータ１２を構成す
るＮチャネルＭＯ３Ｔのオン抵抗比で決定される。一方
、「ライン２６上の電位は、インバータ１３の出力レベ
ルが「１」でありＰチャネルＭＯ３Ｔ２０．Ｎチャネル
Ｍｏ５Ｔ１４、インバータ１３の電位は同じであるから
、Ｐチャネ７１／ＭＯ３Ｔ２０．Ｎチャネ／Ｉ、ＭＯ３
Ｔ１４およびインバータ１３へは電流は流れず、レベル
「１」のままとなる。よってインバータ２２の出力レベ
ル「τは「０」となる。
ＮチャネルＭＯＳＴ１５およびインバータ１２を構成す
るＮチャネルＭＯ３Ｔのオン抵抗比で決定される。一方
、「ライン２６上の電位は、インバータ１３の出力レベ
ルが「１」でありＰチャネルＭＯ３Ｔ２０．Ｎチャネル
Ｍｏ５Ｔ１４、インバータ１３の電位は同じであるから
、Ｐチャネ７１／ＭＯ３Ｔ２０．Ｎチャネ／Ｉ、ＭＯ３
Ｔ１４およびインバータ１３へは電流は流れず、レベル
「１」のままとなる。よってインバータ２２の出力レベ
ル「τは「０」となる。
インバータ２３の出力レベルｄｏはオン抵抗比で決まる
ので、インバータ１２のＮチャネルＭＯ３Ｔのオン抵抗
を１．ＮチャネルＭＯＳＴ１５のオン抵抗を１、Ｐチャ
ネルＭＯ３Ｔ２１のオン抵抗を３とすれば、ＤＩライン
２５上の電位は２１５Ｖｏｏとなり、インバータ２３の
遷移電圧をｌ／２■。。の電位とすれば、ＤＩライン２
５上の電位２１５Ｖｏｏはこれよりも低いため、インバ
ータ２３の出力レベルｄｏは「１」となる。このように
メモリセル１０の情報が読み出される。
ので、インバータ１２のＮチャネルＭＯ３Ｔのオン抵抗
を１．ＮチャネルＭＯＳＴ１５のオン抵抗を１、Ｐチャ
ネルＭＯ３Ｔ２１のオン抵抗を３とすれば、ＤＩライン
２５上の電位は２１５Ｖｏｏとなり、インバータ２３の
遷移電圧をｌ／２■。。の電位とすれば、ＤＩライン２
５上の電位２１５Ｖｏｏはこれよりも低いため、インバ
ータ２３の出力レベルｄｏは「１」となる。このように
メモリセル１０の情報が読み出される。
次にインバータ１２の出力レベルが「１」でインバータ
１３の出力レベルが「０」の場合、出力レベルδは「１
」、出力レベルｄｏはｒＯＪとなることは、上記説明と
同様に説明できる。しかしながら、ＤＩライン２５上の
レベルまたは百１ライン２６上のレベルは、必ず一方が
オン抵抗比で決定されるため、電流が流れるという欠点
がある。
１３の出力レベルが「０」の場合、出力レベルδは「１
」、出力レベルｄｏはｒＯＪとなることは、上記説明と
同様に説明できる。しかしながら、ＤＩライン２５上の
レベルまたは百１ライン２６上のレベルは、必ず一方が
オン抵抗比で決定されるため、電流が流れるという欠点
がある。
従来の半導体集積回路装置は以上のように構成されてい
るので、論理レベルをあつかうデジタル回路用としては
良いが、しきい電圧値を自由に設定したりオン抵抗を自
由に設定したりする場合のＰチャネルＭＯ３Ｔ、Ｎチャ
ネルＭＯ３Ｔのサイズが１種類しかな（、これらをシリ
ーズまたはパラレルに接続することによりしきい電圧値
を変更することはできるが、そうすれば使用面積が大き
くなるし、また電流が不必要に多く流れる場合があると
いう問題があった。
るので、論理レベルをあつかうデジタル回路用としては
良いが、しきい電圧値を自由に設定したりオン抵抗を自
由に設定したりする場合のＰチャネルＭＯ３Ｔ、Ｎチャ
ネルＭＯ３Ｔのサイズが１種類しかな（、これらをシリ
ーズまたはパラレルに接続することによりしきい電圧値
を変更することはできるが、そうすれば使用面積が大き
くなるし、また電流が不必要に多く流れる場合があると
いう問題があった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、従来の論理レベルをあつかうデ
ジタル回路であっても、しきい電圧値を自由に設定でき
、電流が不必要に流れないスタティックＲＡＭ読出し回
路をもつマスクスライス方式半導体集積回路装置を得る
ことにある。
の目的とするところは、従来の論理レベルをあつかうデ
ジタル回路であっても、しきい電圧値を自由に設定でき
、電流が不必要に流れないスタティックＲＡＭ読出し回
路をもつマスクスライス方式半導体集積回路装置を得る
ことにある。
このような目的を達成するために本発明は、ゲート電極
が第１のゲート電極として共通に形成された複数のＰチ
ャネルＭＯＳトランジスタとゲート電極が第２のゲート
電極として共通に形成された複数のＮチャネルＭＯＳト
ランジスタとの一対からなる複数個の基本素子の互いに
対応する前記ＰチャネルまたはＮチャネルのＭＯＳトラ
ンジスタのソースおよびドレイン形成領域が共通になる
ように構成された基本素子集合の一部により構成された
情報読み出し回路を有するスタティックＲＡＭ回路を備
え、情報読出し回路は、互いに反対の極性をもつ２本の
読出し線と、この２本の読出し線と電源ラインとの間に
接続されたＰチャネルトランジスタと、読出し線の電位
を判定する判定素子とを有するようにしたものである。
が第１のゲート電極として共通に形成された複数のＰチ
ャネルＭＯＳトランジスタとゲート電極が第２のゲート
電極として共通に形成された複数のＮチャネルＭＯＳト
ランジスタとの一対からなる複数個の基本素子の互いに
対応する前記ＰチャネルまたはＮチャネルのＭＯＳトラ
ンジスタのソースおよびドレイン形成領域が共通になる
ように構成された基本素子集合の一部により構成された
情報読み出し回路を有するスタティックＲＡＭ回路を備
え、情報読出し回路は、互いに反対の極性をもつ２本の
読出し線と、この２本の読出し線と電源ラインとの間に
接続されたＰチャネルトランジスタと、読出し線の電位
を判定する判定素子とを有するようにしたものである。
本発明においては、電位の判定の結果により読出し線と
電源間に接続されたＰチャネルトランジスタをオン／オ
フする。
電源間に接続されたＰチャネルトランジスタをオン／オ
フする。
本発明に係わる半導体集積回路装置の一実施例を第１図
に示す、この実施例は後述する他の実施例の基本とも言
える実施例であり、第６図の示す従来例と比較した場合
、Ｐチャネルのソースおよびドレイン形成領域２ａを第
１および第２のＰチャネルのソースおよびドレイン形成
領域（以下「ソース・ドレイン形成領域」という）２ａ
１および２ａ２に分割し、Ｎチャネルのソース・ドレイ
ン形成領域２ｂを第１および第２のＮチャネルのソース
・ドレイン形成領域２ｂｌおよび２ｂ２に分割した点が
従来例と異なる。その他については、この実施例と従来
例とは同一である。その同一の部分には同一の符号が付
しである。
に示す、この実施例は後述する他の実施例の基本とも言
える実施例であり、第６図の示す従来例と比較した場合
、Ｐチャネルのソースおよびドレイン形成領域２ａを第
１および第２のＰチャネルのソースおよびドレイン形成
領域（以下「ソース・ドレイン形成領域」という）２ａ
１および２ａ２に分割し、Ｎチャネルのソース・ドレイ
ン形成領域２ｂを第１および第２のＮチャネルのソース
・ドレイン形成領域２ｂｌおよび２ｂ２に分割した点が
従来例と異なる。その他については、この実施例と従来
例とは同一である。その同一の部分には同一の符号が付
しである。
第２図は第１図に示す実施例を用いて４人力ＮＯＲゲー
トを構成したときの構成図であり、本質的には第７図の
従来例の場合と同一である。ただ各２個に分割されたＰ
チャネルＭＯ３ＴおよびＮチャネルＭＯ３Ｔをそれぞれ
１個に接続するための配線４およびコンタクトホール６
が多少増加する。
トを構成したときの構成図であり、本質的には第７図の
従来例の場合と同一である。ただ各２個に分割されたＰ
チャネルＭＯ３ＴおよびＮチャネルＭＯ３Ｔをそれぞれ
１個に接続するための配線４およびコンタクトホール６
が多少増加する。
次にしきい電圧値１／２ｖＩ、ＤのスタティックＲＡＭ
読出し回路用電位判定インバータを得る方法を説明する
。第３図において、３０はＰチャネルＭＯ３Ｔ、３１は
ＮチャネルＭＯ３Ｔである。Ｐチャネ）ｔｔＭ ＯＳ
Ｔ ３０ （７） Ｖ ｔｏをＶｔｒとし、Ｎチャネ）
ＩｉＭ ＯＳ Ｔ ３１ （７） ＶｔＨをＶＴＮとし
、ＰチャネルＭＯ３Ｔ３０のコンダクタンス係数をβＰ
とし、ＮチャネルＭＯ３Ｔ３１のコンダクタンス係数を
βＮとすると、ＰチャネルＭＯ３Ｔ３０を流れる電流を
１１とＮチャネルＭＯ３Ｔ３１を流れる電流を■２は次
のようにして求められる。
読出し回路用電位判定インバータを得る方法を説明する
。第３図において、３０はＰチャネルＭＯ３Ｔ、３１は
ＮチャネルＭＯ３Ｔである。Ｐチャネ）ｔｔＭ ＯＳ
Ｔ ３０ （７） Ｖ ｔｏをＶｔｒとし、Ｎチャネ）
ＩｉＭ ＯＳ Ｔ ３１ （７） ＶｔＨをＶＴＮとし
、ＰチャネルＭＯ３Ｔ３０のコンダクタンス係数をβＰ
とし、ＮチャネルＭＯ３Ｔ３１のコンダクタンス係数を
βＮとすると、ＰチャネルＭＯ３Ｔ３０を流れる電流を
１１とＮチャネルＭＯ３Ｔ３１を流れる電流を■２は次
のようにして求められる。
■１−（βｐ／ ２）（Ｖａｎ Ｖａ Ｖｔｒ）”
■２＝（βＮ／ ２）（Ｖｓ ＶｔＮ）”そして、Ｖ
Ｔ、１１１！１ Ｖ ？、とし、しきい電圧ｖ６−ｖ
ＤＤ／２を得ようとした場合、上の２式に１１−１２の
条件を入れると、β、−β８となる。ところが、ゲート
アレイの場合、ＰチャネルとＮチャネルとのＭＯ３ＴＯ
サイズは同一であるので、電子とホールとの移動度の差
によって、β８−（２〜３）×β、となる。仮にβＮ−
２β、とした場合、ＰチャネルＭＯ３Ｔのトランジスタ
サイズ１に対してＮチャネルＭＯ３Ｔのトランジスタサ
イズを１／２としなければならない。
■２＝（βＮ／ ２）（Ｖｓ ＶｔＮ）”そして、Ｖ
Ｔ、１１１！１ Ｖ ？、とし、しきい電圧ｖ６−ｖ
ＤＤ／２を得ようとした場合、上の２式に１１−１２の
条件を入れると、β、−β８となる。ところが、ゲート
アレイの場合、ＰチャネルとＮチャネルとのＭＯ３ＴＯ
サイズは同一であるので、電子とホールとの移動度の差
によって、β８−（２〜３）×β、となる。仮にβＮ−
２β、とした場合、ＰチャネルＭＯ３Ｔのトランジスタ
サイズ１に対してＮチャネルＭＯ３Ｔのトランジスタサ
イズを１／２としなければならない。
第４図は、第１図の実施例を用いてしきい電圧Ｖａ”Ｖ
ｏｏ／２のインバータ回路を構成する場合の構成図であ
る。同図において、メモリセル１を構成する場合、隣接
するゲート領域１１ａ、１１ｂをそれぞれ正電源電位お
よび接地電位に接続してゲートｆｉＩ域１１ａおよびｌ
ｌｂに対応するＭ０ＳＴを遮断させることにより、メモ
リセルｉｔ−隣接領域から分離する。そして、第１およ
び第２のＰチャネルＭＯＳＴのソースはコンタクトホー
ル６を介して互いに接続し、これらのソースに電圧ｖ！
１６を与え、第２のＮチャネルＭＯＳＴのソースはコン
タクトホール５１を介してグランド電位を与える。また
第１および第２のＰチャネルＭＯＳＴのドレインと第２
のＮチャネルＭＯＳＴのドレインとをコンタクトホール
５１を介して１層目のＡｎ配線４によって接続して出力
とし、ＰチャネルおよびＮチャネルＭＯＳＴのゲート電
極１ａおよび１ｂ２層目のＡｎ配線５で接続して入力と
する。このようにして、しきい電圧Ｖ０／２のインバー
タ回路を実現できる。
ｏｏ／２のインバータ回路を構成する場合の構成図であ
る。同図において、メモリセル１を構成する場合、隣接
するゲート領域１１ａ、１１ｂをそれぞれ正電源電位お
よび接地電位に接続してゲートｆｉＩ域１１ａおよびｌ
ｌｂに対応するＭ０ＳＴを遮断させることにより、メモ
リセルｉｔ−隣接領域から分離する。そして、第１およ
び第２のＰチャネルＭＯＳＴのソースはコンタクトホー
ル６を介して互いに接続し、これらのソースに電圧ｖ！
１６を与え、第２のＮチャネルＭＯＳＴのソースはコン
タクトホール５１を介してグランド電位を与える。また
第１および第２のＰチャネルＭＯＳＴのドレインと第２
のＮチャネルＭＯＳＴのドレインとをコンタクトホール
５１を介して１層目のＡｎ配線４によって接続して出力
とし、ＰチャネルおよびＮチャネルＭＯＳＴのゲート電
極１ａおよび１ｂ２層目のＡｎ配線５で接続して入力と
する。このようにして、しきい電圧Ｖ０／２のインバー
タ回路を実現できる。
上記の例ではＰチャネルＭＯＳＴを２個、ＮチャネルＭ
ＯＳＴを１個用いて必要な回路を作ったが、これらの個
数の組み合わせを任意にして各種のしきい電圧値をもつ
インバータ回路を実現できる。
ＯＳＴを１個用いて必要な回路を作ったが、これらの個
数の組み合わせを任意にして各種のしきい電圧値をもつ
インバータ回路を実現できる。
上記インバータ回路を用いてスタティックＲＡＭの読出
し回路を構成した実施例を第５図に示す。
し回路を構成した実施例を第５図に示す。
この実施例は、第８図に示す従来例と比較して、ＤＯラ
イン２８をＰチャネルＭｏ５Ｔ２ｏのゲートへ、Ｄｏラ
イン２７をＰチャネルＭＯＳＴのゲートへ各々接続した
他は同一である。その同一の部分には同一の符号を付し
である。
イン２８をＰチャネルＭｏ５Ｔ２ｏのゲートへ、Ｄｏラ
イン２７をＰチャネルＭＯＳＴのゲートへ各々接続した
他は同一である。その同一の部分には同一の符号を付し
である。
次にこの読出し回路の動作について説明する。
インバータ１２の出力レベルが「０」でインバータ１３
の出力レベルが「１」の場合、ＡＤライン２４にｒｌＪ
を与えると、ＮチャネルＭＯＳＴ１４．１５がオンとな
り、インバータ１２の出力は、ＮチャネルＭＯＳＴ１５
を通して、判定素子としてのインバータ２３およびＰチ
ャネルＭＯＳＴ２１で構成される読出し回路に与えられ
、またインバータ１３の出力は、ＮチャネルＭＯＳＴ１
４を通して、判定素子としてのインバータ２２およびＰ
チャネルＭＯＳＴ２Ｏで構成される読出し回路に与えら
る。ＡＤライン２４が「１」になる前には、ＤＩライン
２５．ＤＩライン２６上のレベルがそれぞれ「１」にさ
れていれば、インバータ２２およびインバータ２３の出
力はそれぞれｒＯＪとなり、ＰチャネルＭＯＳＴ２Ｏ，
２１はオンとなっているので、ＤＩライン２５上のレベ
ルはＰチャネ７１．ＭＯ３Ｔ２１．Ｎチャネ７Ｌ、ＭＯ
３Ｔ１５およびインバータ１２を構成するＮチャネルＭ
ＯＳＴ１７）、ｔン抵抗比で決定される。インバータ１
２のＮチャネルＭＯＳＴのオン抵抗値を１、Ｎチャネル
ＭＯＳＴのオン抵抗値を１、ＰチャネルＭＯＳＴ２１の
オン抵抗値を３とすれば、ＤＩライン２５上のレベルは
２ ／ ５ Ｖａｎとなり、インバータ２３の遷移電位
をｖ０／２とすれば、インバータ２３の出力レベルｄｏ
は「１」となる。そうすればＰチャネルＭＯＳＴ２１の
ゲート電圧も「１」となるので、ＰチャネルＭＯＳＴ２
１はオフとなり、ＰチャネルＭＯｓＴ２１−Ｎチャネル
Ｍｏ５Ｔ１５−インバータ１２と流れていた電流は流れ
なくなり、低電力の読出し回路が得られる。他方ＤＩラ
イン２６上のレベルは「１・」のままでインバータ２２
の出力「τはｒＯＪであるから、ＰチャネルＭＯＳＴ２
Ｏはオンのままである。
の出力レベルが「１」の場合、ＡＤライン２４にｒｌＪ
を与えると、ＮチャネルＭＯＳＴ１４．１５がオンとな
り、インバータ１２の出力は、ＮチャネルＭＯＳＴ１５
を通して、判定素子としてのインバータ２３およびＰチ
ャネルＭＯＳＴ２１で構成される読出し回路に与えられ
、またインバータ１３の出力は、ＮチャネルＭＯＳＴ１
４を通して、判定素子としてのインバータ２２およびＰ
チャネルＭＯＳＴ２Ｏで構成される読出し回路に与えら
る。ＡＤライン２４が「１」になる前には、ＤＩライン
２５．ＤＩライン２６上のレベルがそれぞれ「１」にさ
れていれば、インバータ２２およびインバータ２３の出
力はそれぞれｒＯＪとなり、ＰチャネルＭＯＳＴ２Ｏ，
２１はオンとなっているので、ＤＩライン２５上のレベ
ルはＰチャネ７１．ＭＯ３Ｔ２１．Ｎチャネ７Ｌ、ＭＯ
３Ｔ１５およびインバータ１２を構成するＮチャネルＭ
ＯＳＴ１７）、ｔン抵抗比で決定される。インバータ１
２のＮチャネルＭＯＳＴのオン抵抗値を１、Ｎチャネル
ＭＯＳＴのオン抵抗値を１、ＰチャネルＭＯＳＴ２１の
オン抵抗値を３とすれば、ＤＩライン２５上のレベルは
２ ／ ５ Ｖａｎとなり、インバータ２３の遷移電位
をｖ０／２とすれば、インバータ２３の出力レベルｄｏ
は「１」となる。そうすればＰチャネルＭＯＳＴ２１の
ゲート電圧も「１」となるので、ＰチャネルＭＯＳＴ２
１はオフとなり、ＰチャネルＭＯｓＴ２１−Ｎチャネル
Ｍｏ５Ｔ１５−インバータ１２と流れていた電流は流れ
なくなり、低電力の読出し回路が得られる。他方ＤＩラ
イン２６上のレベルは「１・」のままでインバータ２２
の出力「τはｒＯＪであるから、ＰチャネルＭＯＳＴ２
Ｏはオンのままである。
以上説明したように本発明は、基本素子集合の一部によ
り構成された情報読み出し回路を有するスタティックＲ
ＡＭ回路を備え、情報読出し回路は、互いに反対の極性
をもつ２本の読出し線と、この２本の読出し線と電源ラ
インとの間に接続されたＰチャネルトランジスタと、読
出し線の電位を判定する判定素子とを有し、この判定素
子による電位の判定の結果により読出し線と電源間に接
続されたＰチャネルトランジスタをオン／オフするよう
にしたことにより、各種のしきい電圧値をもつ回路を構
成する場合に不必要に大きいトランジスタを用いること
もなく、また貫通電流も少なくすることができるので、
小形、安価かつ低消費電力のゲートアレイを得ることが
できる効果がある。
り構成された情報読み出し回路を有するスタティックＲ
ＡＭ回路を備え、情報読出し回路は、互いに反対の極性
をもつ２本の読出し線と、この２本の読出し線と電源ラ
インとの間に接続されたＰチャネルトランジスタと、読
出し線の電位を判定する判定素子とを有し、この判定素
子による電位の判定の結果により読出し線と電源間に接
続されたＰチャネルトランジスタをオン／オフするよう
にしたことにより、各種のしきい電圧値をもつ回路を構
成する場合に不必要に大きいトランジスタを用いること
もなく、また貫通電流も少なくすることができるので、
小形、安価かつ低消費電力のゲートアレイを得ることが
できる効果がある。
【図面の簡単な説明】
第１図は本発明に係わる半導体集積回路装置の一実施例
を示す構成図、第２図は第１図の実施例を用いて４人力
ＮＯＲゲートを構成したときの構成因、第３図はインバ
ータ回路、第４図は第１図の実施例を用いて第３図のイ
ンバータ回路を構成したときの構成図、第５図は本発明
に係わる半導体集積回路装置のスタティックＲＡＭ回路
の一実施例を示す回路図、第６図は従来のマスクスライ
ス方式半導体集積回路装置を示す構成図、第７図は従来
の半導体集積回路装置を用いて４人力ＮＯＲゲートを構
成したときの構成図、第８図は従来のスタティックＲＡ
Ｍ回路、第９図はインバータ回路である。 １・・・・メモリセル、１ ａ、 １ ｂ、 １１
ａ。 ｌｌｂ・・・・ゲート領域、２ａ１．２ａ２，２ｂｌ、
２ｂ２・・・・ソース・ドレイン形成領域。
を示す構成図、第２図は第１図の実施例を用いて４人力
ＮＯＲゲートを構成したときの構成因、第３図はインバ
ータ回路、第４図は第１図の実施例を用いて第３図のイ
ンバータ回路を構成したときの構成図、第５図は本発明
に係わる半導体集積回路装置のスタティックＲＡＭ回路
の一実施例を示す回路図、第６図は従来のマスクスライ
ス方式半導体集積回路装置を示す構成図、第７図は従来
の半導体集積回路装置を用いて４人力ＮＯＲゲートを構
成したときの構成図、第８図は従来のスタティックＲＡ
Ｍ回路、第９図はインバータ回路である。 １・・・・メモリセル、１ ａ、 １ ｂ、 １１
ａ。 ｌｌｂ・・・・ゲート領域、２ａ１．２ａ２，２ｂｌ、
２ｂ２・・・・ソース・ドレイン形成領域。
Claims (1)
- ゲート電極が第１のゲート電極として共通に形成され
た複数のＰチャネルＭＯＳトランジスタとゲート電極が
第２のゲート電極として共通に形成された複数のＮチャ
ネルＭＯＳトランジスタとの一対からなる複数個の基本
素子の互いに対応する前記ＰチャネルまたはＮチャネル
のＭＯＳトランジスタのソースおよびドレイン形成領域
が共通になるように構成された基本素子集合の一部によ
り構成された情報読み出し回路を有するスタティックＲ
ＡＭ回路を備え、前記情報読出し回路は、互いに反対の
極性をもつ２本の読出し線と、この２本の読出し線と電
源ラインとの間に接続されたＰチャネルトランジスタと
、読出し線の電位を判定する判定素子とを有し、この判
定素子による電位の判定の結果により前記読出し線と電
源間に接続されたＰチャネルトランジスタをオン／オフ
することを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60274198A JPS62132294A (ja) | 1985-12-04 | 1985-12-04 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60274198A JPS62132294A (ja) | 1985-12-04 | 1985-12-04 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62132294A true JPS62132294A (ja) | 1987-06-15 |
Family
ID=17538398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60274198A Pending JPS62132294A (ja) | 1985-12-04 | 1985-12-04 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62132294A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5841484A (ja) * | 1981-09-01 | 1983-03-10 | Fujitsu Ltd | 半導体メモリ回路 |
-
1985
- 1985-12-04 JP JP60274198A patent/JPS62132294A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5841484A (ja) * | 1981-09-01 | 1983-03-10 | Fujitsu Ltd | 半導体メモリ回路 |
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