JPH0536280A - 半導体集積装置 - Google Patents
半導体集積装置Info
- Publication number
- JPH0536280A JPH0536280A JP3192953A JP19295391A JPH0536280A JP H0536280 A JPH0536280 A JP H0536280A JP 3192953 A JP3192953 A JP 3192953A JP 19295391 A JP19295391 A JP 19295391A JP H0536280 A JPH0536280 A JP H0536280A
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- Japan
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- circuit
- node
- power supply
- bipolar transistor
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Abstract
(57)【要約】
【構成】 ＶＤＤとノードＮＯ１の間に設けられたＰチ
ャンネルＭＯＳトランジスタの直並列回路からなる電流
切り替え回路ＳＷＰと、ベースとコレクタがノードＮＯ
１に接続されエミッタがＶＳＳに接続されたＮＰＮバイ
ポーラトランジスタＱ１と、コレクタが出力ＤＯにベー
スがノードＮＯ１にエミッタがＶＳＳに接続されＱ１と
カレントミラー接続されたＮＰＮバイポーラトランジス
タＱ０と、ＶＤＤと出力ＤＯ間に設けられた負荷回路Ｚ
１とから構成される。論理機能とレベルアンプ機能を同
一ゲートで実現する。 【効果】 ゲート段数及びトランジスタ数を低減でき、
高速で低レイアウト面積（高集積）の半導体集積装置が
得られるという効果がある。
ャンネルＭＯＳトランジスタの直並列回路からなる電流
切り替え回路ＳＷＰと、ベースとコレクタがノードＮＯ
１に接続されエミッタがＶＳＳに接続されたＮＰＮバイ
ポーラトランジスタＱ１と、コレクタが出力ＤＯにベー
スがノードＮＯ１にエミッタがＶＳＳに接続されＱ１と
カレントミラー接続されたＮＰＮバイポーラトランジス
タＱ０と、ＶＤＤと出力ＤＯ間に設けられた負荷回路Ｚ
１とから構成される。論理機能とレベルアンプ機能を同
一ゲートで実現する。 【効果】 ゲート段数及びトランジスタ数を低減でき、
高速で低レイアウト面積（高集積）の半導体集積装置が
得られるという効果がある。
Description
【０００１】
【産業上の利用分野】本発明は、特にバイポーラトラン
ジスタとＭＯＳトランジスタとを同一基板上に形成する
ＢＩＣＭＯＳプロセスを用いて作られた論理機能を含む
レベル増幅回路に関する。
ジスタとＭＯＳトランジスタとを同一基板上に形成する
ＢＩＣＭＯＳプロセスを用いて作られた論理機能を含む
レベル増幅回路に関する。
【０００２】
【従来の技術】ＥＣＬ入出力インタフェイスのＲＡＭに
おいて、内部疑似ＥＣＬ信号からＣＭＯＳ信号レベルへ
のレベルアンプに加えて、メモリセル選択の為のデコー
ド機能、各種回路を制御する制御回路などが必要であ
る。
おいて、内部疑似ＥＣＬ信号からＣＭＯＳ信号レベルへ
のレベルアンプに加えて、メモリセル選択の為のデコー
ド機能、各種回路を制御する制御回路などが必要であ
る。
【０００３】従来、図６に示す様なレベルアンプ回路を
用い、内部疑似ＥＣＬ信号からＣＭＯＳ信号レベルへの
レベルアンプをした後ＣＭＯＳゲートもしくはＢＩＣＭ
ＯＳゲートを用いてデコード回路や制御回路を構成した
図５の様な回路が提案されている。図５に於てレベルア
ンプＬＡと論理部ＬＧは、別ゲート段より構成されてい
る。図６に於て入力信号は、カレントミラー構成された
ＮチャンネルＭＯＳトランジスタＮ1 ，Ｎ2 とＰチャン
ネルＭＯＳトランジスタ負荷Ｐ1 ，Ｐ2 とから構成され
るＣＭＯＳカレントミラー型増幅回路ＳＡ１と、Ｐチャ
ンネルＭＯＳトランジスタＰ3 とＮチャンネルＭＯＳト
ランジスタＮ3 ，Ｎ4 ，Ｎ5 及びＮＰＮバイポーラトラ
ンジスタＱ2 ，Ｑ3 とから構成されるＢＩＣＭＯＳイン
バータ型増幅回路ＳＡ２によりレベルアンプされる。ま
た、図６の従来回路は、論理機能は持たず単純なレベル
アンプ回路としてのみ機能する。従って、論理機能は、
レベルアンプ前にＥＣＬゲートによって実現するか、レ
ベルアンプ後ＣＭＯＳゲートもしくはＢＩＣＭＯＳゲー
トによって実現する必要がある。図５に示す従来例はレ
ベルアンプ後ＣＭＯＳゲートにより論理を組んだ場合で
ある。
用い、内部疑似ＥＣＬ信号からＣＭＯＳ信号レベルへの
レベルアンプをした後ＣＭＯＳゲートもしくはＢＩＣＭ
ＯＳゲートを用いてデコード回路や制御回路を構成した
図５の様な回路が提案されている。図５に於てレベルア
ンプＬＡと論理部ＬＧは、別ゲート段より構成されてい
る。図６に於て入力信号は、カレントミラー構成された
ＮチャンネルＭＯＳトランジスタＮ1 ，Ｎ2 とＰチャン
ネルＭＯＳトランジスタ負荷Ｐ1 ，Ｐ2 とから構成され
るＣＭＯＳカレントミラー型増幅回路ＳＡ１と、Ｐチャ
ンネルＭＯＳトランジスタＰ3 とＮチャンネルＭＯＳト
ランジスタＮ3 ，Ｎ4 ，Ｎ5 及びＮＰＮバイポーラトラ
ンジスタＱ2 ，Ｑ3 とから構成されるＢＩＣＭＯＳイン
バータ型増幅回路ＳＡ２によりレベルアンプされる。ま
た、図６の従来回路は、論理機能は持たず単純なレベル
アンプ回路としてのみ機能する。従って、論理機能は、
レベルアンプ前にＥＣＬゲートによって実現するか、レ
ベルアンプ後ＣＭＯＳゲートもしくはＢＩＣＭＯＳゲー
トによって実現する必要がある。図５に示す従来例はレ
ベルアンプ後ＣＭＯＳゲートにより論理を組んだ場合で
ある。
【０００４】
【発明が解決しようとする課題】図５に示す従来例の様
にレベルアンプ後ＣＭＯＳゲートもしくはＢＩＣＭＯＳ
ゲートにより論理を組む場合には、遅延時間が増大する
という欠点があった。また、レベルアンプ前にＥＣＬゲ
ートによって論理を組む場合は、高速化は実現できる
が、消費電流が非常に大きくなるという欠点があった。
さらに図６に示す様な従来型レベルアンプを用いた場合
に於いては、ＮチャネルＭＯＳトランジスタが５個，Ｐ
チャネルＭＯＳトランジスタが３個，ＮＰＮバイポーラ
トランジスタが２個と計１０個のトランジスタが必要と
なり、非常にレイアウト面積が増大するという欠点があ
った。本発明は上記の様な問題点を解決するもので、高
速で且つ低レイアウト面積（高集積）の半導体集積装置
を提供することを目的とする。
にレベルアンプ後ＣＭＯＳゲートもしくはＢＩＣＭＯＳ
ゲートにより論理を組む場合には、遅延時間が増大する
という欠点があった。また、レベルアンプ前にＥＣＬゲ
ートによって論理を組む場合は、高速化は実現できる
が、消費電流が非常に大きくなるという欠点があった。
さらに図６に示す様な従来型レベルアンプを用いた場合
に於いては、ＮチャネルＭＯＳトランジスタが５個，Ｐ
チャネルＭＯＳトランジスタが３個，ＮＰＮバイポーラ
トランジスタが２個と計１０個のトランジスタが必要と
なり、非常にレイアウト面積が増大するという欠点があ
った。本発明は上記の様な問題点を解決するもので、高
速で且つ低レイアウト面積（高集積）の半導体集積装置
を提供することを目的とする。
【０００５】
【課題を解決するための手段】第一導電型のエミッタが
第一の電源にベースが第一のノードにコレクタが出力端
子に接続された第一のバイポーラトランジスタと、第二
の電源と出力端子間に接続された負荷回路と、第一導電
型のエミッタが第一の電源にベース及びコレクタが第一
のノードに接続された第二のバイポーラトランジスタ
と、第一のノードと第二の電源間に設けられ前記第一の
バイポーラトランジスタのコレクタに流れ込む電流値を
切り替える電流切り替え回路とを具備したことを特徴と
する。前記記載の半導体集積装置に於いて、前記電流切
り替え回路が第二導電型ＭＯＳトランジスタの直並列回
路から成ることを特徴とする。
第一の電源にベースが第一のノードにコレクタが出力端
子に接続された第一のバイポーラトランジスタと、第二
の電源と出力端子間に接続された負荷回路と、第一導電
型のエミッタが第一の電源にベース及びコレクタが第一
のノードに接続された第二のバイポーラトランジスタ
と、第一のノードと第二の電源間に設けられ前記第一の
バイポーラトランジスタのコレクタに流れ込む電流値を
切り替える電流切り替え回路とを具備したことを特徴と
する。前記記載の半導体集積装置に於いて、前記電流切
り替え回路が第二導電型ＭＯＳトランジスタの直並列回
路から成ることを特徴とする。
【０００６】
【実施例】以下本発明の実施例を図面を用いて説明す
る。
る。
【０００７】図１は本発明の一実施例に係わる図であ
る。
る。
【０００８】図１実施例は、ＶＤＤとノードＮＯ１の間
に設けられたＰチャンネルＭＯＳトランジスタの直並列
回路からなる電流切り替え回路ＳＷＰと、ベースとコレ
クタがノードＮＯ１に接続されエミッタがＶＳＳに接続
されたＮＰＮバイポーラトランジスタＱ１と、コレクタ
が出力ＤＯにベースがノードＮＯ１にエミッタがＶＳＳ
に接続されＱ１とカレントミラー接続されたＮＰＮバイ
ポーラトランジスタＱ０と、ＶＤＤと出力ＤＯ間に設け
られた負荷回路Ｚ１とから構成されている。
に設けられたＰチャンネルＭＯＳトランジスタの直並列
回路からなる電流切り替え回路ＳＷＰと、ベースとコレ
クタがノードＮＯ１に接続されエミッタがＶＳＳに接続
されたＮＰＮバイポーラトランジスタＱ１と、コレクタ
が出力ＤＯにベースがノードＮＯ１にエミッタがＶＳＳ
に接続されＱ１とカレントミラー接続されたＮＰＮバイ
ポーラトランジスタＱ０と、ＶＤＤと出力ＤＯ間に設け
られた負荷回路Ｚ１とから構成されている。
【０００９】また、本実施例に於いてＳＷＰは、各々の
ゲートに入力信号ＩＰ１１〜ＩＰ１Ｌが入力されている
ＰチャンネルＭＯＳトランジスタＰ１１〜Ｐ１Ｌから成
る第一番目の直列回路から、入力信号ＩＰＮ１〜ＩＰＮ
Ｍが各々のゲートに入力されたＰチャンネルＭＯＳトラ
ンジスタＰＮ１〜ＰＮＭから成る第Ｎ番目の直列回路ま
でのＮ個の直列回路をＶＤＤとＮＯ１間に並列に設けた
構成となっている。
ゲートに入力信号ＩＰ１１〜ＩＰ１Ｌが入力されている
ＰチャンネルＭＯＳトランジスタＰ１１〜Ｐ１Ｌから成
る第一番目の直列回路から、入力信号ＩＰＮ１〜ＩＰＮ
Ｍが各々のゲートに入力されたＰチャンネルＭＯＳトラ
ンジスタＰＮ１〜ＰＮＭから成る第Ｎ番目の直列回路ま
でのＮ個の直列回路をＶＤＤとＮＯ１間に並列に設けた
構成となっている。
【００１０】動作を簡単に説明する。図１の電流切り替
え回路ＳＷＰに於いて、第一番目の直列回路から第Ｎ番
目の直列回路のどれか一つの直列回路が導通すると（つ
まり第一番目の直列回路の場合で説明すると、Ｐチャン
ネルＭＯＳトランジスタＰ１１〜Ｐ１Ｌのゲート入力信
号ＩＰＮ１〜ＩＰＮＭが全てロウとなると）Ｑ１がオン
する。Ｑ１がオンするとカレントミラー接続されたＱ０
がオンする。Ｑ０のオン抵抗をＺ１に較べて十分小さく
設定しておくと、Ｑ０がオンした時、出力ＤＯはほぼＶ
ＳＳ電位に引き下げられる。逆に、第一番目の直列回路
から第Ｎ番目の直列回路の全てが非導通の場合Ｑ１がオ
フする。Ｑ１がオフするとカレントミラー接続されたＱ
０がオフする。従って出力ＤＯはＺ１を介してＶＤＤ電
位まで立ち上げられる。負荷回路Ｚ１としては、図２に
示す様なノーマリーオンのＰチャンネルＭＯＳトランジ
スタや図３に示す様な抵抗などが考えられる。
え回路ＳＷＰに於いて、第一番目の直列回路から第Ｎ番
目の直列回路のどれか一つの直列回路が導通すると（つ
まり第一番目の直列回路の場合で説明すると、Ｐチャン
ネルＭＯＳトランジスタＰ１１〜Ｐ１Ｌのゲート入力信
号ＩＰＮ１〜ＩＰＮＭが全てロウとなると）Ｑ１がオン
する。Ｑ１がオンするとカレントミラー接続されたＱ０
がオンする。Ｑ０のオン抵抗をＺ１に較べて十分小さく
設定しておくと、Ｑ０がオンした時、出力ＤＯはほぼＶ
ＳＳ電位に引き下げられる。逆に、第一番目の直列回路
から第Ｎ番目の直列回路の全てが非導通の場合Ｑ１がオ
フする。Ｑ１がオフするとカレントミラー接続されたＱ
０がオフする。従って出力ＤＯはＺ１を介してＶＤＤ電
位まで立ち上げられる。負荷回路Ｚ１としては、図２に
示す様なノーマリーオンのＰチャンネルＭＯＳトランジ
スタや図３に示す様な抵抗などが考えられる。
【００１１】ここで、入力信号のロウレベルとしてはＶ
ＤＤ−ＶＴＨＰ（Ｐチャンネルトランジスタのスレッシ
ョルド電圧）−ＶＢＧ（バックゲートバイアス）が必要
であり、その値としては通常ＶＤＤ−１．５Ｖ程度とな
る。
ＤＤ−ＶＴＨＰ（Ｐチャンネルトランジスタのスレッシ
ョルド電圧）−ＶＢＧ（バックゲートバイアス）が必要
であり、その値としては通常ＶＤＤ−１．５Ｖ程度とな
る。
【００１２】図２実施例では、ＶＳＳとノードＮＯ２の
間に設けられたＮチャンネルＭＯＳトランジスタの直並
列回路からなる電流切り替え回路ＳＷＮと、ベースとコ
レクタがノードＮＯ２に接続されエミッタがＶＤＤに接
続されたＰＮＰバイポーラトランジスタＱ３と、コレク
タが出力ＤＯにベースがノードＮＯ２にエミッタがＶＤ
Ｄに接続されＱ３とカレントミラー接続されたＰＮＰバ
イポーラトランジスタＱ２と、ＶＳＳと出力ＤＯ間に設
けられた負荷回路Ｚ２とから構成されている。また、本
実施例に於いてＳＷＮは、各々のゲートに入力信号ＩＮ
１１〜ＩＮ１Ｌが入力されているＮチャンネルＭＯＳト
ランジスタＮ１１〜Ｎ１Ｌから成る第一番目の直列回路
から、入力信号ＩＮＮ１〜ＩＮＮＭが各々のゲートに入
力されたＮチャンネルＭＯＳトランジスタＮＮ１〜ＮＮ
Ｍから成る第Ｎ番目の直列回路までのＮ個の直列回路を
ＶＳＳとＮＯ２間に並列に設けた構成となっている。
間に設けられたＮチャンネルＭＯＳトランジスタの直並
列回路からなる電流切り替え回路ＳＷＮと、ベースとコ
レクタがノードＮＯ２に接続されエミッタがＶＤＤに接
続されたＰＮＰバイポーラトランジスタＱ３と、コレク
タが出力ＤＯにベースがノードＮＯ２にエミッタがＶＤ
Ｄに接続されＱ３とカレントミラー接続されたＰＮＰバ
イポーラトランジスタＱ２と、ＶＳＳと出力ＤＯ間に設
けられた負荷回路Ｚ２とから構成されている。また、本
実施例に於いてＳＷＮは、各々のゲートに入力信号ＩＮ
１１〜ＩＮ１Ｌが入力されているＮチャンネルＭＯＳト
ランジスタＮ１１〜Ｎ１Ｌから成る第一番目の直列回路
から、入力信号ＩＮＮ１〜ＩＮＮＭが各々のゲートに入
力されたＮチャンネルＭＯＳトランジスタＮＮ１〜ＮＮ
Ｍから成る第Ｎ番目の直列回路までのＮ個の直列回路を
ＶＳＳとＮＯ２間に並列に設けた構成となっている。
【００１３】動作を簡単に説明する。図４の電流切り替
え回路ＳＷＮに於いて、第一番目の直列回路から第Ｎ番
目の直列回路のどれか一つの直列回路が導通すると（つ
まり第一番目の直列回路の場合で説明すると、Ｎチャン
ネルＭＯＳトランジスタＮ１１〜Ｎ１Ｌのゲート入力信
号ＩＮＮ１〜ＩＮＮＭが全てハイとなると）Ｑ３がオン
する。Ｑ３がオンするとカレントミラー接続されたＱ２
がオンする。Ｑ２のオン抵抗をＺ２に較べて十分小さく
設定しておくと、Ｑ２がオンした時、出力ＤＯはほぼＶ
ＤＤ電位に引き上げられる。逆に、第一番目の直列回路
から第Ｎ番目の直列回路の全てが非導通の場合Ｑ３がオ
フする。Ｑ３がオフするとカレントミラー接続されたＱ
２がオフする。従って出力ＤＯはＺ２を介してＶＳＳ電
位まで立ち下げられる。
え回路ＳＷＮに於いて、第一番目の直列回路から第Ｎ番
目の直列回路のどれか一つの直列回路が導通すると（つ
まり第一番目の直列回路の場合で説明すると、Ｎチャン
ネルＭＯＳトランジスタＮ１１〜Ｎ１Ｌのゲート入力信
号ＩＮＮ１〜ＩＮＮＭが全てハイとなると）Ｑ３がオン
する。Ｑ３がオンするとカレントミラー接続されたＱ２
がオンする。Ｑ２のオン抵抗をＺ２に較べて十分小さく
設定しておくと、Ｑ２がオンした時、出力ＤＯはほぼＶ
ＤＤ電位に引き上げられる。逆に、第一番目の直列回路
から第Ｎ番目の直列回路の全てが非導通の場合Ｑ３がオ
フする。Ｑ３がオフするとカレントミラー接続されたＱ
２がオフする。従って出力ＤＯはＺ２を介してＶＳＳ電
位まで立ち下げられる。
【００１４】ここで、入力信号のハイレベルとしてはＶ
ＳＳ＋ＶＴＨＮ（Ｎチャンネルトランジスタのスレッシ
ョルド電圧）−ＶＢＧ（バックゲートバイアス）が必要
であり、その値としては通常ＶＳＳ＋１．５Ｖ程度とな
る。
ＳＳ＋ＶＴＨＮ（Ｎチャンネルトランジスタのスレッシ
ョルド電圧）−ＶＢＧ（バックゲートバイアス）が必要
であり、その値としては通常ＶＳＳ＋１．５Ｖ程度とな
る。
【００１５】以上本発明を実施例に基づき具体的に説明
してきたが、本発明は上記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で種々変更可能である
ことは言うまでもない。
してきたが、本発明は上記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で種々変更可能である
ことは言うまでもない。
【００１６】
【発明の効果】第一導電型のエミッタが第一の電源にベ
ースが第一のノードにコレクタが出力端子に接続された
第一のバイポーラトランジスタと、第二の電源と出力端
子間に接続された負荷回路と、第一導電型のエミッタが
第一の電源にベース及びコレクタが第一のノードに接続
された第二のバイポーラトランジスタと、第一のノード
と第二の電源間に設けられ前記第一のバイポーラトラン
ジスタのコレクタに流れ込む電流値を切り替える電流切
り替え回路とから構成することにより、論理機能とレベ
ルアンプ機能を同一ゲートで実現し、ゲート段数及びト
ランジスタ数を低減でき、高速で低レイアウト面積（高
集積）の半導体集積装置が得られるという効果がある。
ースが第一のノードにコレクタが出力端子に接続された
第一のバイポーラトランジスタと、第二の電源と出力端
子間に接続された負荷回路と、第一導電型のエミッタが
第一の電源にベース及びコレクタが第一のノードに接続
された第二のバイポーラトランジスタと、第一のノード
と第二の電源間に設けられ前記第一のバイポーラトラン
ジスタのコレクタに流れ込む電流値を切り替える電流切
り替え回路とから構成することにより、論理機能とレベ
ルアンプ機能を同一ゲートで実現し、ゲート段数及びト
ランジスタ数を低減でき、高速で低レイアウト面積（高
集積）の半導体集積装置が得られるという効果がある。
【図１】本発明の第一の実施例を示す図。
【図２】本発明の第一の実施例を示す図１中の負荷回路
Ｚ１の第一の実施例を示す図。
Ｚ１の第一の実施例を示す図。
【図３】本発明の第一の実施例を示す図１中の負荷回路
Ｚ１の第二の実施例を示す図。
Ｚ１の第二の実施例を示す図。
【図４】本発明の第二の実施例を示す図。
【図５】本発明に係わる第一の従来例を示す図。
【図６】本発明に係わる第一の従来例を示す図５中のレ
ベルアンプ回路ＬＡの一例を示す図。
ベルアンプ回路ＬＡの一例を示す図。
ＶＤＤ ・・・高電
圧側電源 ＶＳＳ ・・・低電
圧側電源 ＩＰ１１，ＩＰ１Ｌ，ＩＰＮ１，ＩＰＮＭ ＩＮ１１，ＩＮ１Ｌ，ＩＮＮ１，ＩＮＮＭ ・・・入力
信号 Ｐ１１，Ｐ１Ｌ，ＰＮ１，ＰＮＭ ・・・電流
切り替え回路を構成するＰチャンネルＭＯＳトランジス
タ Ｎ１１，Ｎ１Ｌ，ＮＮ１，ＮＮＭ ・・・電流
切り替え回路を構成するＮチャンネルＭＯＳトランジス
タ ＳＷＰ，ＳＷＮ ・・・電流
切り替え回路 ＮＯ１ ・・・第一
のノード ＮＯ２ ・・・第二の
ノード ＤＯ ・・・出力 Ｚ１，Ｚ２ ・・・負荷
回路 Ｑ０，Ｑ１ ・・・カレントミラー構成ＮＰＮバイ
ポーラトランジスタ Ｑ２，Ｑ３ ・・・カレントミラー構成ＰＮＰバイ
ポーラトランジスタ ＰＬ ・・・ノーマリーオンＰチャンネルＭ
ＯＳトランジスタ ＲＬ ・・・抵抗 ＬＡ ・・・レベルアンプ回路 ＬＧ ・・・ＣＭＯＳもしくはＢＩＣＭＯＳ
論理回路 ＳＡ１ ・・・ＣＭＯＳカレントミラー型増幅
器 ＳＡ２ ・・・ＢＩＣＭＯＳインバータ型増幅
器 ＩＮＰＵＴ ・・・レベルアンプ入力信号 ＯＵＴＰＵＴ ・・・レベルアンプ出力信号 ＶＲＥＦ ・・・ＣＭＯＳカレントミラー型増幅
器の基準信号 Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５ ・・・ＮチャンネルＭ
ＯＳトランジスタ Ｐ１，Ｐ２，Ｐ３ ・・・ＰチャンネルＭ
ＯＳトランジスタ Ｑ４，Ｑ５ ・・・ＮＰＮバイポー
ラトランジスタ
圧側電源 ＶＳＳ ・・・低電
圧側電源 ＩＰ１１，ＩＰ１Ｌ，ＩＰＮ１，ＩＰＮＭ ＩＮ１１，ＩＮ１Ｌ，ＩＮＮ１，ＩＮＮＭ ・・・入力
信号 Ｐ１１，Ｐ１Ｌ，ＰＮ１，ＰＮＭ ・・・電流
切り替え回路を構成するＰチャンネルＭＯＳトランジス
タ Ｎ１１，Ｎ１Ｌ，ＮＮ１，ＮＮＭ ・・・電流
切り替え回路を構成するＮチャンネルＭＯＳトランジス
タ ＳＷＰ，ＳＷＮ ・・・電流
切り替え回路 ＮＯ１ ・・・第一
のノード ＮＯ２ ・・・第二の
ノード ＤＯ ・・・出力 Ｚ１，Ｚ２ ・・・負荷
回路 Ｑ０，Ｑ１ ・・・カレントミラー構成ＮＰＮバイ
ポーラトランジスタ Ｑ２，Ｑ３ ・・・カレントミラー構成ＰＮＰバイ
ポーラトランジスタ ＰＬ ・・・ノーマリーオンＰチャンネルＭ
ＯＳトランジスタ ＲＬ ・・・抵抗 ＬＡ ・・・レベルアンプ回路 ＬＧ ・・・ＣＭＯＳもしくはＢＩＣＭＯＳ
論理回路 ＳＡ１ ・・・ＣＭＯＳカレントミラー型増幅
器 ＳＡ２ ・・・ＢＩＣＭＯＳインバータ型増幅
器 ＩＮＰＵＴ ・・・レベルアンプ入力信号 ＯＵＴＰＵＴ ・・・レベルアンプ出力信号 ＶＲＥＦ ・・・ＣＭＯＳカレントミラー型増幅
器の基準信号 Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５ ・・・ＮチャンネルＭ
ＯＳトランジスタ Ｐ１，Ｐ２，Ｐ３ ・・・ＰチャンネルＭ
ＯＳトランジスタ Ｑ４，Ｑ５ ・・・ＮＰＮバイポー
ラトランジスタ
Claims (2)
- 【請求項１】第一導電型のエミッタが第一の電源にベー
スが第一のノードにコレクタが出力端子に接続された第
一のバイポーラトランジスタと、第二の電源と出力端子
間に接続された負荷回路と、第一導電型のエミッタが第
一の電源にベース及びコレクタが第一のノードに接続さ
れた第二のバイポーラトランジスタと、第一のノードと
第二の電源間に設けられ前記第一のバイポーラトランジ
スタのコレクタに流れ込む電流値を切り替える電流切り
替え回路とを具備したことを特徴とする半導体集積装
置。 - 【請求項２】電流切り替え回路が第二導電型ＭＯＳトラ
ンジスタの直並列回路から成ることを特徴とする請求項
１記載の半導体集積装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3192953A JPH0536280A (ja) | 1991-08-01 | 1991-08-01 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3192953A JPH0536280A (ja) | 1991-08-01 | 1991-08-01 | 半導体集積装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0536280A true JPH0536280A (ja) | 1993-02-12 |
Family
ID=16299772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3192953A Pending JPH0536280A (ja) | 1991-08-01 | 1991-08-01 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0536280A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1079526A1 (en) * | 1999-08-24 | 2001-02-28 | STMicroelectronics Limited | Logic gate |
| USRE40490E1 (en) | 1999-09-02 | 2008-09-09 | Micron Technology, Inc. | Method and apparatus for programmable field emission display |
| CN105591527A (zh) * | 2014-10-23 | 2016-05-18 | 北京航天计量测试技术研究所 | 提高并联功率mosfet均流性能的方法及其实现装置 |
| CN106067793A (zh) * | 2016-08-02 | 2016-11-02 | 上海三基电子工业有限公司 | 一种频率和宽度可变的高压电子开关 |
-
1991
- 1991-08-01 JP JP3192953A patent/JPH0536280A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1079526A1 (en) * | 1999-08-24 | 2001-02-28 | STMicroelectronics Limited | Logic gate |
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