JPH01300714A - 負荷電流制御型論理回路 - Google Patents

負荷電流制御型論理回路

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JPH01300714A
JPH01300714A JP63133798A JP13379888A JPH01300714A JP H01300714 A JPH01300714 A JP H01300714A JP 63133798 A JP63133798 A JP 63133798A JP 13379888 A JP13379888 A JP 13379888A JP H01300714 A JPH01300714 A JP H01300714A
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JP
Japan
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load current
load
current control
input
gate
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JP63133798A
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English (en)
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Norio Akamatsu
則男 赤松
Toshiya Tsukao
塚尾　俊哉
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Sharp Corp
Original Assignee
Sharp Corp
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Publication date
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    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、入力信号によって、駆動素子と負荷瀞子を相
補的に動作させる負荷電流制御型論理回路の改良に関す
るものであり、特に多入力化に関するものである。
〈従来の技術〉 従来より、負荷素子の電流を入力状態に応じて制御する
ように構成した負荷電流制御型論理回路が提案されてお
り、この負荷電流制御型論理回路によるインバータ回路
の構成を第２図に示す。
第２図において、負荷電流制御型論理回路のインパータ
部はＤ　ＣＦ　Ｌ　（Ｄｉｒｅｃｔ　Ｃｏｕｐｌｅｄ　
ＦＥＴＬｏｇｉｃ）と同様、信号ＩＮが入力されるＥモ
ードのスイッチング電界効果トランジスタ（ＦＥＴ　）
１、！：Ｄモードの負荷ＦＥＴ２からなっており、この
インバータ部にＦＥＴ３及び負荷４よりなる負荷電流制
御部が付加されて構成されている。なお、第２図におい
て７は電圧シフト回路であり、負荷電法制ａＦＥＴ３の
ゲートに入力される電圧レベルを調整するため必要に応
じて挿入されている。
上記のような構成において、入力端子ＩＮに論理レベル
のＬｏｗレベルが入力された場合、スイッチングＦＥＴ
ＩはＯＦＦ状態となり、Ｈｉｇｈレベルが出力される。
このとき、負荷電流制御ＦＥＴ３もＯＦＦ状態になるた
め、負荷ＦＥＴのソース、ゲート間の電位はＯｖとなり
、回路動作はＤＣＦＬと同じである。次に、入力がＨｉ
ｇｈレベルの場合、スイッチングＦＥＴＩはｏＮ状［と
なる。このとき、負荷電流制御ＦＥＴ３も同時にＯＮ状
態となり、負荷４及び負荷電流制御ＦＥＴ３全通して低
電位（Ｖｐｄｉ）に至る電流経路が形成され、負荷４に
よる電圧降下分が負荷ＦＥＴ２のソース、ゲート間に加
えられる。
この動作によって、負荷ＦＥＴ２に流れる電流が制限さ
れるとともに、次段インバータのゲート入力部の電荷引
き抜き経路が形成されるため、出力レベルは、Ｈｉｇｈ
からＬｏｗへ高速で遷移することが可能となる。また、
ＤＣＦＬと比較して、スイッチングＦＥＴＩに対する負
荷ＦＥＴ２のゲート幅比を大きく設定できるため、負荷
駆動能力を大きく設計することも可能となる。
以上のような作用から、負荷電流制御型論理回路は、Ｄ
ＣＦＬと比較して、論理振幅が大きい、負荷駆動能力が
大きい、素子特性のバラツキの影響を受けにくいなどの
特徴を有する。ＤＣＦＬと同様、Ｅ、Ｄ型の論理回路で
あるから、消費電力は木質的に小さい。
第３図は、負荷電流制御型論理回路による２人力ＮＯＲ
回路を示しており、スイッチングＦＥＴ１１及び１２ｆ
：入力個数分並列に設け、負荷電流制御ＦＥＴ３１及び
３２も入力個数分並列に挿入し、それぞれのゲート入力
端子ＩＮＩ及びＩＮ２とした回路１−１１．を示してい
る。この第３図において、５１及び５２は入力信号に対
する電圧レベルシフト回路であり、ＭＥＳ−ＦＥＴ、Ｊ
−ＦＥＴ等のビルトイン・ポテンシャルが小すく、低し
きい電圧の素子で回路を構成する場合必要となる。
第３図において、レベルシフト回路５１及び５２は通常
、第４図（ａ）、（ｂ）に示す回路が用いられており、
これらの回路はダイオードの順方向電流立ち上がり電圧
を利用したもので、ダイオード５と抵抗６１もしくはプ
ルダウン・トランジスタ６２の２素子で構成されている
。
〈発明が解決しようとする問題点〉 しかし、上記の第３図に示したような多入力ＮＯＲ回路
を構成する場合、入力の増加数１に対して、トランジス
タ３素子（またば、トランジス２素子と抵抗１素子）と
ダイオード１素子の計４素子を付加する必要があり、多
入力論理回路の素子数は非常に大きくなってしまう。こ
のことは、配線が複雑になると同時に、ＩＣ化する場合
、回路の占有する面積が大きくなってしまうことを意味
する。特にゲート・アレイに適用する場合、単位セルが
多入力ＮＯＨによって構成される場合が多いため、多入
力化による素子数の大幅増加は高集積化に対して問題と
なる。
本発明は上記の点に鑑みて創案されたものであり、上記
した従来の問題点を除去し、多入力化に対応した新規な
負荷電流制御型論理回路を提供することを目的としてい
る。
〈問題点を解決するための手段〉 上記の目的を達成するため、本発明の負荷電流制御型論
理回路は、ソースが第１の低電位に接続され、ゲートが
入力端子に接続された入力端子数と同数のスイッチング
電界効果トランジスタと、ドレインが高電位に接続され
、ソースが上記のスイッチング電界効果トランジスタの
各ドレインニ接続された負荷電界効果トランジスタと、
上記の負荷電界効果トランジスタのゲート、ソース間に
接続された負荷と、ソースが第２の低電位に接続され、
ドレインが上記の負荷電界効果トランジスタのゲートに
接続され、ゲートに入力信号に応じた れ負荷電流制御信号が印加される負荷電流制御電界効果
トランジスタと、アノードが上記の入力端子に接続され
、カソードが上記の負荷電流制御電界効果トランジスタ
に接続された上記の入力端子数と同数のダイオードと、
上記のダイオードの各カソードに接続されたプルダウン
定電流源とを備え、上記の負荷電流側＃Ｊ電界効果トラ
ンジスタのゲートに入力される負荷電流制御信号を上記
のダイオードによるダイオード論理出力となすように構
成している。
即ち、本発明はソースが第１の低電位に接続され、ゲー
トが入力端子に接続された入力端子数と同数のスイッチ
ングＦＥＴと、ドレインが高電位に接続され、上記のス
イッチングＦＥＴの各ドレインにソースが接続された負
荷ＦＥＴと、上記の負荷ＦＥＴのゲート間に接続された
負荷と、ソースが第２の低電位に接続され、ドレインが
上記の負荷ＦＥＴのゲートに接続され、ゲートに入力信
号に応じた負荷電流制御信号が印加される負荷電法制＠
ＦＥＴより構成される負荷電流制御型論理回路において
、アノードが上記の入力端子に接続され、カソードが上
記の負荷電法制ａ（ＩＦＥＴのゲートに接続された、入
力端子数と同数のダイオードと、上記のダイオードの各
カソードに接続されたプルダウン定電流源をひとつ備え
、上記の負荷電流制御ＦＥＴのゲートに入力される制菌
信号を、上記のダイオードによるダイオード論理出力と
することを特徴としている。
〈作　用〉 ＭＥＳ−ＦＥＴｆｘど、ビルトイン・ポテンシャルが小
さく、高いしきい電圧を実現することが困難な素子を使
って負荷電流制御型論理回路を構成する場合、必ず負荷
電流制御部に電圧レベルシフト回路が必要となる。この
場合、従来の方法で多入力ＮＯＲ回路を構成すると、入
力の増加１当たり４素子の増加となる。これに対して第
１図に示した実施例のように、負荷電流制御素子の信号
入力部をダイオード論理によるＯＲ回路で構成すると、
入力数の増加１当たりスイッチング素子とダイオードの
２素子の付加で可能となる。ダイオード論理回路は電圧
レベルシフト回路を兼ねているので、ダイオード論理を
用いたことは回路の複雑化にはならない。
実際、負荷電流制御部にダイオード論理を用いて構成さ
れた１人力のインバータは、第２図に示した従来例と、
何等変わるところはない。負荷電流制御素子入力部のダ
イオードによる回路を、レベルシフト回路ではなく、ダ
イオード論理を表現するものと考える点で、従来例と異
なる。負荷電流制御型論理回路をゲート・アレイの基本
回路として用いる場合を考えると、基本インバータのパ
ターンに加えて、入力個数分のスイッチングＦＥＴと、
小さなダイオードを単位セル内に用意しておくだけで多
久力ＮＯＲ回路を構成することができるので、従来例と
比較してシンプルなセルとなり、未使用のスペークも小
さくすることができる。
〈実施例〉 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
第１図は本発明の一実施例の回路構成を示す図である。
第１図において、１１〜１３はそれぞれソースが第１の
低電位ＶＳＳに接続され、各ゲートが入力端子ＩＮＩ〜
ＩＮ３のそれぞれに接続された入力端子数に対応して設
けられたスイッチングＦＥＴであり、これらのスイッチ
ングＦＥＴＩＩ〜１３のドレインは共通に接続されて出
力端子ＯＵＴに接続されると共に負荷ＦＥＴ２のソース
・ドレイン通路を介して高電位ｖｄｄに接続されている
。
また上記負荷ＦＥＴ２のゲート・ソース間には負荷抵抗
４が接続されている。また３は負荷電法制ａＦＥＴであ
り、このＦＥＴ３のソースは第２の低電位ｖ、ｄに接続
され、ドレインは負荷ＦＥＴ２のゲートに接続され、ゲ
ートに入力信号に応じた負荷電流制御信号が印加される
ように各アノードが各々の入力端子ＩＮＩ〜ＩＮ３に接
続された各ダイオード５１〜５３のカソードが接続され
ている。また上記ダイオード５１〜５３の各カソードに
はプルダウン定電流源としてのプルダウンＦＥＴ６のド
レインが接続されている。
上記のように本発明の一実施例にあっては、負荷電流制
御型論理回路の負荷電流制御素子３の入力部をダイオー
ド論理によるＯＲ回路によって構成しており、ダイオー
ド論理によって入力信号のＯＲをつくり、この信号をひ
とつの負荷電流制御素子３に入力する回路形式としてい
る。
また本実施例では、負荷電流制御用の負電源とダイオー
ド論理部のプルダウン電源をひとつの電源Ｖｐｄで兼ね
ている。負荷電流制御ＦＥＴ３のゲートには、ダイオー
ド５１，５２．５３によって、入力ロ号のＯＲが入力さ
れる。ＦＥＴ６４−１ダイオードの電流を調節するため
のプルダウンＦＥＴである。このダイオード５１．５２
．５３およびプルダウンＦＥＴ６よりなる回路は入力信
号のＤＣ電圧レベ／Ｌ”ｉ引き下げるレベルシフト回路
の目的も兼ねている。
負荷電流制御部の入力をダイオード論理とすることによ
って生ずる問題として次の２点を上げることができる。
第１は、ダイオードの容量が負荷となってしまうため、
入力数の増加（ファン・インの増加）とともに速度が劣
化してしまうことである。
第２は、ダイオード論理回路を駆動するために、入力端
子ＩＮ１．ＩＮ２．ＩＮ３からダイオード論理回路に電
流を流し込まなくてはならないため、次段に接続される
回路数の増加（ファン・アウトの増加）とともに流れ込
み電流が増加し、論理レベルの変動を生じてしまうこと
である。しかし、これらの問題点はダイオード５１．５
２．５３とプルダウンＦＥＴ６を小さくして、負荷とな
る容量とダイオード論理回路の電流を減らすことによっ
て、同時に改善することができる、負荷電流側＠ＦＥＴ
３は小さく設定できるので、ダイオード論理回路の電流
減少による負荷駆動能力の劣化よりも、ダイオードの容
量が小さくなったことによる負荷減少の改善効果の方が
大きい。
第１図の実施例において、５ＰＩＣＥシミユレーータに
よる動作確認を行い以下のような特性を得た。
用いたパラメータは次のとおりである。
スイッチングＦＥＴｌ１．１２．１３および負荷電流制
御ＦＥＴ３のしきい電圧は一〇、　Ｉ　Ｖ　、負荷ＦＥ
Ｔ２．プルダウンＦＥＴ６のしきい電圧は−０，５Ｖと
した。また、スイッチングＦＥＴＩＩ。
１２．１３のゲート甲冨を１．０としたとき、ＦＥＴ２
、ＦＥＴ３．ＦＥＴ６のゲート幅がそれぞれ２．０　、
０．５　、０．２となるよう、各ＦＥＴのゲート幅比を
設定した。ダイオード５１．５２．５３の特性は、ＦＥ
Ｔのゲート、ソース間ショットキー特性とし念。リング
発振器を構成し、ファン・イン、ファン・アウトの変化
に対する速度特注を調べたところ、ファン・インの増加
１当たりの速度劣化は１０　ｐｓと見積〜られ、従来の
方法の８ｐｓと比較して僅かの劣化に抑えられているこ
とがわかり之。これはプルダウンＦＥＴ６とダイオード
５１．５２．５３を小さくしたことによる効果である。
このときファン・アウトの増加による速度劣化はファン
・アウトの増加１当たり２２ｐｓとなっ之。ま之、ファ
ン・アウトの増加による出力レベルの変化は、ファン・
アウト＝５で５０ｍＶと、ノイズ・マージン内に抑えら
れている。従来の方法では、ファン・インの増加によっ
て電流経路が増加するため、ファン・インの増加による
消費電力の増加がみられたが、本発明による回路におい
ては、プルダウンＦＥＴ０数が変わらないため、ファン
・インの増加による消費電力の増加はほとんどない。
〈発明の効果〉 以上のように本発明によれば、負荷電流制御論理回路の
負荷電流制御回路入力部をダイオード論理で構成するこ
とによって、構成素子数を最小にして負荷電流制御型多
入力論理回路を実現することができる。
【図面の簡単な説明】
第１図は本発明の詳細な説明するための回路図、第２図
、第３図、第４図（ａ）及び（ｂ）は従来例を説明する
ための回路図である。 １１．１２．１３・・・スイッチング電界効果トランジ
スタ、　２・・・負荷電界効果トランジスタ、３・・・
負荷電流制御電界効果トランジスタ、　４・・・負荷抵
抗、　　　５１．５２．５３・・・レベルシフトダイオ
ード、　　６・・・プルダウンＦＥＴ０代理人　弁理士
　　杉　山　毅　至（他１名）第４図

Claims (1)

  1. 【特許請求の範囲】 １、ソースが第１の低電位に接続され、ゲートが入力端
    子に接続された入力端子数と同数のスイッチング電界効
    果トランジスタと、 ドレインが高電位に接続され、ソースが上記スイッチン
    グ電界効果トランジスタの各ドレインに接続された負荷
    電界効果トランジスタと、上記負荷電界効果トランジス
    タのゲート、ソース間に接続された負荷と、 ソースが第２の低電位に接続され、ドレインが上記負荷
    電界効果トランジスタのゲートに接続され、ゲートに入
    力信号に応じた負荷電流制御信号が印加される負荷電流
    制御電界効果トランジスタと、 アノードが上記入力端子に接続され、カソードが上記負
    荷電流制御電界効果トランジスタに接続された上記入力
    端子数と同数のダイオードと、 上記ダイオードの各カソードに接続されたプルダウン定
    電流源と、 を備え、 上記負荷電流制御電界効果トランジスタのゲートに入力
    される負荷電流制御信号を上記ダイオードによるダイオ
    ード論理出力となしたことを特徴とする負荷電流制御型
    論理回路。
JP63133798A 1988-05-30 1988-05-30 負荷電流制御型論理回路 Pending JPH01300714A (ja)

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