JP2556684B2

JP2556684B2 - 論理回路

Info

Publication number: JP2556684B2
Application number: JP61200884A
Authority: JP
Inventors: 則男赤松; 康弘豊栖
Original assignee: Individual
Current assignee: Individual
Priority date: 1986-08-26
Filing date: 1986-08-26
Publication date: 1996-11-20
Anticipated expiration: 2011-11-20
Also published as: JPS6356016A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、主としてコンピュータの論理回路の高速化
と消費電力の低減化等の改良に関する。

［従来の技術］コンピュータの論理回路において、高速化と低い消費
電力を実現することは相反することであり、両者を同時
に満たすことは極めて困難である。消費電力を減少する
ために、論理回路素子の素材としてシリコンを用いる場
合には、ＰチャネルトランジスタとＮチャネルトラ
ンジスタを用いて、相補型（コンプリメンタリ）論理回
路を構成する。更に高速化と低消費電力化を実現するに
は、ガリウム・ひ素等の化合物半導体を用いる必要があ
る。しかし、ガリウム・ひ素を用いた論理回路がシリコ
ンを用いた論理回路の開発ほどに順調に進行していな
い。その理由を以下に示す。

（１）イオンインプランテーションによるスレッショ
ード電圧の許容幅の標準偏差が非常に小さいので、集積
回路を製作する際の歩留まりが悪い。

（２）ガリウム・ひ素を用いた論理回路は信頼性の高い
動作を行うために、自己整合（セルフアライメント）技
術等を用いる。しかし、化合物半導体中の正孔の移動速
度が遅いので、Ｐチャネルの電界効果トランジスタを用
いると、論理の遷移動作速度が遅くなる。従って、相補
型（コンプリメンタリ）論理回路を構成して高速化と低
消費電力化を実現することは困難である。

（３）ガリウム・ひ素を用いた論理回路の論理振幅が１
ボルト付近であり、雑音の影響を受けやすいので、信頼
性の高い高密度集積回路を実現することは困難である。

以上の欠点を除去するために、従来の論理回路を改良
し、論理振幅が大きく、高速動作を行い、しかも消費電
力の少ない回路を開発する必要がある。

［発明が解決しようとする課題］本発明の目的はコンピュータ等の論理回路において、
入力電圧を電圧シフト回路を用いてシフトした電圧に対
応して制御回路素子により負荷回路素子に流れる電流を
制御し、電源から接地点に直通して流れる無用な電流を
除去することにより、論理振幅の増加、論理遷移動作の
高速化、および低消費電力化を実現することである。

［課題を解決する為の手段］論理回路の基本は反転（インバータ）回路である。電
界効果トランジスタを用いる論理回路の基本はDCFL（直
結形電界効果トランジスタ論理回路）である。直結形電
界効果トランジスタ論理回路では駆動回路素子に直列に
負荷回路素子を接続する。入力は駆動回路素子に加えら
れる。駆動回路素子と負荷回路素子との接続点が出力で
ある。従来の直結形電界効果トランジスタ論理回路の負
荷回路素子は常に導通状態にあるので、駆動回路素子が
入力に応じて導通状態になると、電源から接地点まで直
通して電流が流れることが欠点があった。この直通電流
は論理状態の遷移動作を妨害し、しかも消費電力を増加
し、論理振幅も低減化する。この直通電流を遮断するた
めに、負荷回路素子と駆動回路素子にＰチャネルとＮチ
ャネルの相補型電界効果トランジスタを用いる場合もあ
る。しかし、Ｐチャネル電界効果トランジスタのキャリ
アである正孔の移動速度がＮチャネルのそれに比較して
遅いので、高速化を実現することは困難であり、集積回
路の製作の工程も複雑になる。本発明の論理回路は電子
の移動速度の速いＮチャネルの電界効果トランジスタを
用いても、論理回路の高速化と消費電力の低減化および
論理振幅の増加を実現することができる。このために
は、駆動回路素子が導通状態にある期間に、負荷回路素
子に流れる電流を遮断することが必要である。制御回路
素子により制御回路用の負荷回路素子の両端に電位差を
発生すれば、負荷回路素子に流れる電流は遮断される。
電動回路素子が導通状態になる期間において、駆動回路
用の負荷回路素子に流れる電流が遮断されると、電源か
ら接地点へ直通して流れる電流が極めて少なくなり、遷
移動作が高速化され、消費電力が少なくなり、論理振幅
が増加し、論理回路の特性が向上する。

［作用］本発明の論理回路においては、駆動回路用の負荷回路
素子に流れる電流を入力電圧を電圧シフト回路を用いて
シフトした電圧によって制御するので、制御回路素子は
入力電圧に対応して導通状態に非導通状態になる。制御
回路素子が導通状態になると、制御回路用の負荷回路素
子にも電流が流れて制御回路用の負荷回路素子に電圧降
下が起る。この電圧降下により、駆動回路用の負荷回路
素子に流れる電流を制御する電圧は電流を減少させる方
向に働く。従って、駆動回路用の負荷回路素子に流れる
電流が減少して、電源から接地点まで流れる直通電流が
殆ど無くなる。ところで、論理回路の出力には、次段の
駆動回路素子の入力の静電容量と次段への配線の静電容
量等で構成される寄生的な静電容量が負荷側にあり、こ
れらを総合して寄生的静電容量とする。寄生的静電容量
に電荷を充電する速度および寄生的静電容量に蓄えられ
た放電する速度により、論理回路の遷移動作の速度が決
定される。電源から接地点まで直通して流れる電流が減
少すると、駆動回路素子に流れる電流は負荷側の寄生的
静電容量に蓄えられた電荷を放電するために使われるの
で、論理状態の遷移動作が高速になる。そのうえ、電源
から接地点まで流れる直通電流が減少すると、消費電力
も減少する。とくに、駆動回路素子の導通状態が持続す
る期間においては、駆動回路用の負荷回路素子から流入
する電流が殆ど無いので、消費電力は大幅に低減化され
る。また、電源から接地点まで流れる直通電流が減少す
ると、駆動回路素子に流れる電流は負荷側の寄生的静電
容量に蓄えられた電荷を放電するためにのみ利用される
ので、寄生的静電容量の電荷の殆ど全てが放電されるの
で、論理状態の低いレベルがさらに低下して論理振幅が
増加する。以上の結果、低消費電力と高速化が実現さ
れ、しかも論理増幅が増加することにより信頼性の高い
集積回路を製作することが可能になる。

［実施例］本発明は駆動回路用の負荷回路素子の電流を制御する
機能を備えた論理回路であり、低消費電力化と高速化を
実現することができる。論理回路の基本は反転（インバ
ータ）回路であり、反転回路で低消費電力化と高速化が
実現されると、NAND論理回路、NOR論理回路、NOT論理回
路、XOR論理回路および記憶回路等のコンピュータの論
理回路に適用することができるので、以下では、本発明
を反転回路に適用した実施例に関して図面に基づいて説
明する。

本発明は反転回路に適用した実施例を第１図に示す。
第１図のＡ点には電源が加えられており、この実施例で
はＡ点の電位は正である。第１図のＢ点にも電源が加え
られており、この実施例ではＢ点の電位は負である。第
１図の寄生的静電容量６は基板と配線等の寄生的静電容
量であり、特別に接続する必要はない。第１図の入力
（INPUT）の電圧に対応して駆動回路素子１に流れる電
流が増減する。駆動回路素子１に流れる電流は駆動回路
用の負荷回路素子２を通って電源から接地点に流れる。
駆動回路素子１と駆動回路用の負荷回路素子２の接続点
から出力（OUTPUT）電圧が外部回路に供給される。出力
側の寄生的静電容量６を充電したり、放電する電荷の動
きが論理状態の遷移動作の速度を決定する。すなわち、
駆動回路素子１が非導通状態ならば、駆動回路用の負荷
回路素子から寄生的容量６に電流が供給されて、寄生的
静電容量６に電荷が蓄積され、出力の電位が上昇する。
駆動回路素子１が導通状態になれば、寄生的静電容量６
に蓄積された電荷が放電されて出力の電位は下降する。
従来の論理回路においては、駆動回路素子１の導通状態
あるいは非導通状態にかかわらず、駆動回路用の負荷回
路素子２は常に導通状態である。駆動回路素子１が非導
通状態である場合には、駆動回路用の負荷回路素子２に
流れる電流は静電容量６に電荷を蓄えることのみに利用
されるが、駆動回路素子１が導通状態である場合には、
駆動回路用の負荷回路素子２に流れる電流は接地点まで
直通するので、寄生的静電容量６に蓄えられた電荷の放
出を妨害する。この直通電流は遷移動作の高速化の妨げ
になり、無駄な電力を消費し、論理振幅も減少させて、
出力側の負荷駆動能力を低下する等の欠点をもたらし、
何等の利点をもたらさない。従って、駆動回路素子１が
導通状態である場合には、駆動回路用の負荷回路素子２
に流れる電流を遮断すると、これらの欠点の全ては除去
される。この為には、電圧シフト回路５と制御回路素子
３と制御回路用の負荷回路素子４を用いて、駆動回路用
の負荷回路素子２に流れる電流を制御する。電圧シフト
回路５を用いて入力電圧を直流的にシフトした電圧に依
存して制御回路素子３は導通状態または非導通状態にな
る。制御回路素子３に流れる電流は制御回路用の負荷回
路素子４から供給される。駆動回路用の負荷回路素子２
に流れる電流は制御回路用の負荷回路素子４の両端の電
位差によって制御される。すなわち、制御回路用の負荷
回路素子４の両端の電位差が大きくなれば、駆動回路用
の負荷回路素子２に流れる電流は減少する。逆に、制御
回路用の負荷回路素子４の両端の電位差が小さくなれ
ば、駆動回路用の負荷回路素子２に流れる電流は増加す
る。駆動回路素子１は入力電圧に対応して導通状態また
は非導通状態になるが、制御回路素子３は入力電圧を電
圧シフト回路によりシフトした電圧に対応して導通状態
または非導通状態になる。従って、駆動回路素子１が導
通する場合には、制御回路素子３も導通状態になり、制
御回路素子３に電流が流れるので、制御回路用の負荷回
路素子４の両端に電位差が発生し、駆動回路用の負荷回
路素子２に流れる電流が減少する。すなわち、駆動回路
素子１が導通状態の期間において、電源から駆動回路用
の負荷回路素子２を通過して供給される電流は遮断され
る。駆動回路素子１が非導通状態である期間では、制御
回路素子３も非導通状態になり、制御回路用の負荷回路
素子４の両端の電位差が小さくなり、駆動回路用の負荷
回路素子２における電流の減少作用が発生しないので、
制御回路素子３と制御回路用の負荷回路素子４が存在し
ない反転論理回路と同じ動作を行う。すなわち、駆動回
路素子１が非導通状態にあるので、電源から駆動回路用
の負荷回路素子２を通過して供給される電流は寄生的静
電容量６の電荷を蓄積することのみに利用される。従っ
て、電源から接地点に流れる直通電流が無くなるので、
無駄な電力の消費が抑えられる。この結果、駆動回路素
子１が導通状態における消費電力の低減化と遷移動作の
高速化が実現される。しかも、駆動回路素子１の電流容
量を減少させることができる。なぜならば、駆動回路素
子１の電流容量はそれが導通の場合に流れる電流に基づ
いて決められる。従来の反転論理回路においては、駆動
回路素子１に流れる電流は駆動回路用の負荷回路素子２
から流れ込む電流と寄生的静電容量６に蓄えられた電荷
の放電により流れ込む電流の和である。本発明の論理回
路においては、駆動回路素子１が導通すると、駆動回路
用の負荷回路素子２は非導通状態になり、電源から接地
点へ直通して流れる電流が遮断され、駆動回路素子１に
流れる電流は寄生的静電容量６に蓄積された電荷のみを
放電することに使われて遷移動作が発生するので、電流
容量の少ないトランジスタを使用しても寄生的静電容量
６の電荷を高速に放電することが可能になる。駆動回路
素子１の電流が減少すれば、入力の静電容量も小さくす
ることができるので、論理回路全体の寄生的静電容量の
値が減少し、しかも集積回路のパターンも縮小されるの
で、さらに高速化が実現される。

第２図は本発明に用いられる電圧シフト回路の一実施
例を示す。この回路は通常に用いられる電圧シフト回路
である。端子Ｅよりも端子Ｆの電圧が充分に高い場合に
は、電圧シフト回路のダイオード11が導通状態になり、
電圧シフト回路の抵抗10に電流が流れる。このとき、電
圧シフト回路のダイオード11の両端のＦとＧの間にはダ
イオードの順方向電圧である約0.6ボルトの電圧降下が
発生し、端子Ｇは端子Ｆよりも直流的に電圧がシフトさ
れる。この電圧シフト回路により、制御回路素子３のト
ランジスタのスレッショード電圧の設定が容易になるこ
と、および制御回路素子３のトランジスタのゲートの漏
れ電流を少なくすることができる。

［発明の効果］本発明の論理回路はキャリアの移動速度が大きいＮチ
ャネル電界効果トランジスタのみを用いて構成すること
ができるので、この場合には製造工程の単純さと高速化
等が実現される。本発明の特徴を以下に記述する。

（１）Ｎチャネル電界効果トランジスタのみを用いて論
理回路を構成することができるので、従来のＰチャネル
トランジスタと混在するように構成する相補型論理回
路よりも高速動作をさせることができる。

（２）Ｎチャネル電界効果トランジスタのみを用いて論
理回路を構成することができるので、従来のＰチャネル
トランジスタも用いた相補型論理回路よりも製造工程
は簡略になる。

（３）Ｎチャネル電界効果トラジスタのみを用いて論理
回路を構成することができるので、相補型論理回路の入
力端子と出力端子にあるPNPとNPNの寄生的トランジスタ
のサイリスタ構造によるラッチアップ現象もなく、安定
した動作が可能になる。

（４）Ｎチャネル電界効果トランジスタのみを用いて論
理回路を構成することができるので、従来のＰチャネル
トランジスタとの分離領域を設ける必要が無いので、
構造が簡単になる。

（５）駆動回路用の負荷回路素子２の電流を制御回路素
子３で制御するので、電源から接地まで直通して流れる
電流が極めて少ないので、消費電力は減少する。従っ
て、本発明の論理回路は発熱量も少なくなり、高密度集
積回路に適する。

（６）駆動回路素子１が導通状態の期間において、駆動
回路用の負荷回路素子２が非導通状態であるので、寄生
的静電容量の電荷を殆ど完全に駆動回路素子１に流れる
電流によって放電することができるので、論理振幅は大
きくなり、電源電圧の利用度も向上し、雑音やトランジ
スタのバラツキの影響を受けにくい論理回路を製作する
ことができ、集積回路の信頼性が向上する。

（７）駆動回路素子１が導通状態になると、駆動回路用
の負荷回路素子２が非導通状態になり、電源から接地点
へ直通に流れる電流が無いので、駆動回路素子１の電流
容量が少ないトランジスタを使用することができる。こ
れは入力の静電容量が減少し、配線パターンも縮小する
ことができるので、最適設計を実施するとさらに高速化
が実現される。

（８）駆動回路素子１が導通状態の期間には、駆動回路
用の負荷回路素子２が非導通状態になるので、駆動回路
用の負荷回路素子２から駆動回路素子１へ流れ込む電流
が殆ど無くなり、出力側に接続された負荷からの電流だ
けが駆動回路素子１に流れ込むので、負荷駆動能力が大
きくなる。

（９）駆動回路素子１が導通状態の場合には、駆動回路
素子１の電流によって、寄生的静電容量の電荷が放電さ
れる。寄生的静電容量の電荷の放電により、出力電圧が
下降すると、駆動回路用の負荷回路素子２は非導通状態
から導通状態に移行を始めて負荷電流の制御能力が低下
するが、制御回路素子３に負電源を接続することによ
り、駆動回路用の負荷回路素子２の電流遮断能力を保持
することができるので、出力状態のいかなる変化に対し
ても電源から接地点へ直通に流れる電流を阻止すること
が可能になるので、高速化が実現できる。

（10）電源から接地点への直通電流を大幅に減少させる
ことができるので、消費電力が小さくなる。とくに、駆
動回路素子１が導通状態の場合における静的消費電力は
非常に減少する。

（11）駆動回路素子１の電流容量はそれが導通の期間に
流れる電流に基づいて決定される。本発明の回路におい
ては、駆動回路素子１が導通の期間には駆動回路用の負
荷回路素子２が非導通であるので、少ない電流容量でも
論理振幅を確立することができるので、入力の静電容量
も減少し、高速化と低消費電力化が実現される。

さらに、本発明の論理回路を次の項目により明確に説
明する。

（１）駆動回路素子としてMOSFET（金属酸化半導体電界
効果トランジスタ）を用いて本発明の論理回路を構成す
ることも可能である。

（２）駆動回路素子としてMESFET（金属半導体電界効果
トランジスタ）を用いて本発明の論理回路を構成するこ
とも可能である。

（３）駆動回路素子としてMASFET（Metallic Amorphous
Silicon gate電界効果トランジスタ）を用いて本発明
の論理回路を構成することも可能である。

（４）駆動回路用の負荷回路素子としてMOSFET（金属酸
化半導体電界効果トランジスタ）を用いて本発明の論理
回路を構成することも可能である。

（５）駆動回路用の負荷回路素子としてMESFET（金属半
導体電界効果トランジスタ）を用いて本発明の論理回路
を構成することも可能である。

（６）駆動回路用の負荷回路素子としてMASFET（Metall
ic Amorphous Silicon gate電界効果トランジスタ）を
用いて本発明の論理回路を構成することも可能である。

（７）制御回路素子としてMOSFET（金属酸化半導体電界
効果トランジスタ）を用いて本発明の論理回路を構成す
ることも可能である。

（８）制御回路素子としてMESFET（金属半導体電界効果
トランジスタ）を用いて本発明の論理回路を構成するこ
とも可能である。

（９）制御回路素子としてMASFET（Metallic Amorphous
Silicon gate電界効果トランジスタ）を用いて本発明
の論理回路を構成することも可能である。

（10）駆動回路素子としてエンハンスメント型電界効果
トランジスタを用いて本発明の論理回路を構成すること
も可能である。

（11）駆動回路素子としてディプレッション型電界効果
トランジスタを用いて本発明の論理回路を構成すること
も可能である。

（12）駆動回路用の負荷回路素子としてエンハンスメン
ト型電界効果トランジスタを用いて本発明の論理回路を
構成することも可能である。

（13）駆動回路用の負荷回路素子としてディプレッショ
ン型電界効果トランジスタを用いて本発明の論理回路を
構成することも可能である。

（14）制御回路素子としてエンハンスメント型電界効果
トランジスタを用いて本発明の論理回路を構成すること
も可能である。

（15）制御回路素子としてディプレッション型電界効果
トランジスタを用いて本発明の論理回路を構成すること
も可能である。

（16）制御回路用の負荷回路素子としてエンハンスメン
ト型電界効果トランジスタを用いて本発明の論理回路を
構成することも可能である。

（17）制御回路用の負荷回路素子としてディプレッショ
ン型電界効果トランジスタのゲートとソースを短絡して
ドレインとソース間の２端子とし、これを用いて本発明
の論理回路を構成することも可能である。

（18）制御回路用の負荷回路素子として抵抗を用いて本
発明の論理回路を構成することも可能である。

（19）制御回路用の負荷回路素子としてＮチャネル型電
界効果トランジスタを用いて本発明の論理回路を構成す
ることも可能である。

（20）駆動回路素子として自己整合技術により製作した
MESFET（金属半導体電界効果トランジスタ）を用いて本
発明の論理回路を構成することも可能である。

（21）駆動回路素子として自己整合技術により製作した
MASFET（Metallic Amorphous Silicon gate電界効果ト
ランジスタ）を用いて本発明の論理回路を構成すること
も可能である。

（22）駆動回路用の負荷回路素子として自己整合技術に
より製作したMESFET（金属半導体電界効果トランジス
タ）を用いて本発明の論理回路を構成することも可能で
ある。

（23）駆動回路用の負荷回路素子として自己整合技術に
より製作したMASFET（Metallic Amorphous Silicon gat
e電界効果トランジスタ）を用いて本発明の論理回路を
構成することも可能である。

（24）制御回路素子として自己整合技術により製作した
MESFET（金属半導体電界効果トランジスタ）を用いて本
発明の論理回路を構成することも可能である。

（25）制御回路素子として自己整合技術により製作した
MASFET（Metallic Amorphous Silicon gate電界効果ト
ランジスタ）を用いて本発明の論理回路を構成すること
も可能である。

（26）制御回路用の負荷回路素子として自己整合技術に
より製作したMESFET（金属半導体電界効果トランジス
タ）を用いて本発明の論理回路を構成することも可能で
ある。

（27）制御回路用の負荷回路素子として自己整合技術に
より製作したMASFET（Metallic Amorphous Silicon gat
e電界効果トランジスタ）を用いて本発明の論理回路を
構成することも可能である。

（28）入力電圧の電圧シフト回路としてショートキーダ
イオードと抵抗を用いて本発明の論理回路を構成するこ
とも可能である。

（29）入力電圧の大きさに依存して複数個の駆動回路素
子と複数個の制御回路素子に導通状態と非導通状態を発
生させ、１個でも駆動回路素子が導通状態になれば、最
低１個の制御回路素子が導通状態になり、その制御回路
素子に流れる制御電流によって制御回路用の負荷回路素
子の両端に発生する電圧降下を利用して、駆動回路用の
負荷回路素子に流れる電流を減少させ、制御回路素子を
駆動回路用の負荷回路素子に接続することにより、NOR
回路（否定的論理和回路）は本発明の論理回路を用いて
容易に構成することができる。

（30）入力電圧の大きさに依存して複数個の駆動回路素
子と制御回路素子に導通状態と非導通状態を発生させ、
全ての駆動回路素子が導通状態の期間においてのみ、制
御回路素子も導通状態になり、制御回路素子に流れる制
御電流によって制御回路用の負荷回路素子の両端に発生
する電圧降下を利用して、駆動回路用の負荷回路素子に
流れる電流を減少し、制御回路素子を駆動回路用の負荷
回路素子に接続することにより、NAND回路（否定的論理
積回路）は本発明の論理回路を用いて容易に構成するこ
とができる。

（31）入力電圧の大きさに依存して駆動回路素子と制御
回路素子に導通状態と非導通状態を発生させ、駆動回路
素子が導通状態の期間においてのみ、制御回路素子も導
通状態になり、制御回路素子に流れる制御電流によって
制御回路用の負荷回路素子の両端に発生する電圧降下を
利用して、駆動回路用の負荷回路素子に流れる電流を減
少することにより、NOT回路（否定回路）は本発明の論
理回路を用いて容易に構成することができる。

（32）入力電圧の大きさに依存して駆動回路素子と制御
回路素子に導通状態と非導通状態を発生させ、駆動回路
素子が導通状態の期間においてのみ、制御回路素子も導
通状態になり、制御回路素子に流れる制御電流によって
制御回路用の負荷回路素子の両端に発生する電圧降下を
利用して、駆動回路用の負荷回路素子に流れる電流を減
少する論理回路を複数個だけ用いることにより、フリッ
プフロップは本発明の論理回路を用いて容易に構成す
ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例であり、駆動回路用の負荷回
路素子の電流を入力の論理状態に対応して制御する反転
（インバータ）回路である。第２図は本発明に用いる電
圧シフト回路の一実施例である。１……駆動回路素子、２……駆動回路用の負荷回路素子、３……制御回路素子、４……制御回路用の負荷回路素子、５……電圧シフト回路、６……寄生的静電容量、 10……電圧シフト回路の抵抗、 11……電圧シフト回路のダイオード。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭55−115731（ＪＰ，Ａ) 特開昭52−6457（ＪＰ，Ａ) 特開昭62−233926（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】入力電圧に電圧シフトを施してＮチャネル
型の電界効果トランジスタを用いる制御回路素子に印加
し、上記の入力電圧の大きさに依存して、Ｎチャネル型
の電界効果トランジスタを用いる駆動回路素子と上記の
制御回路素子に導通状態と非導通状態を発生させ、上記
の制御回路素子には制御回路用の負荷回路素子が接続さ
れ、上記の駆動回路素子には駆動回路用の負荷回路素子
が接続され、上記の駆動回路素子と上記の駆動回路用の
負荷回路素子の接続点が出力端子となり、上記の駆動回
路用の負荷回路素子が第一の正の電源に接続され、上記
の駆動回路素子が接地点に接続され、上記の駆動回路素
子が導通状態の期間において、上記の制御回路素子も導
通状態になり、上記の制御回路用の負荷回路素子に直列
に接続された上記の制御回路素子に流れる制御電流が上
記の出力端子から供給され、上記の制御電流は上記の制
御回路素子に接続されている第二の負の電源に流れ込
み、上記の制御回路素子は抵抗とダイオードの直列接続
によって構成される電圧シフト回路から供給されるとこ
ろのシフトされた電圧によって制御され、シフトされる
電圧の量は零から正の電圧の範囲内にあり、上記の制御
回路素子が導通の期間において上記の制御回路用の負荷
回路素子の両端に発生する電圧降下を利用して、上記の
駆動回路用の負荷回路素子に流れる電流を減少すること
により、論理状態の遷移の高速化と論理振幅の増加と導
通・非導通のスィッチング動作の高速化と電圧変化の増
加および消費電力の低減化を実現する方式を有する論理
回路。