JPS62233926A

JPS62233926A - 論理回路

Info

Publication number: JPS62233926A
Application number: JP61077394A
Authority: JP
Inventors: Norio Akamatsu; 則男赤松; Yasuhiro Toyosu; 康弘豊栖
Original assignee: Individual
Current assignee: Individual
Priority date: 1986-04-02
Filing date: 1986-04-02
Publication date: 1987-10-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】Ａ、　産業上の利用分野本発明は、主としてコンピュータの論理回路の高速化と
消費電力の低減化等の改良に関する。

Ｂ、　従来の技術］ンピュータの論理回路において、高速化と低い消費電
力を実現することは相反することであり、両者を同時に
満たすことは極めて困難である。消費電力を減少するた
めに、論理回路素子の素材としてシリコンを用いる場合
には、Ｐチャネル　トランジスタとＮチャネル　トラン
ジスタを用いて、相補型（コンプリメンタリ）論理回路
を構成する。

更に高速化と低消費電力化を実現するには、ガリウム・
ひ素等の化合物半導体を用いる必要かある。

しかし、ガリウム・ひ素を用いた論理回路がシリコンを
用いた論理回路の開発はどに順調に進行していない。そ
の理由を以下に示す。

（１）イオン　インプランテーションによるスレッシヨ
ード電圧の許容幅の標準偏差か非常に小ざいので、集積
回路を製作する際の歩留まりが悪い。

（２）ガリウム・ひ素を用いた論理回路は信頼性の高い
動作を行うために、自己整合（セルフアライメント）技
術等を用いる。しかし、化合物半導体中の正孔の移動速
度が遅いので、Ｐチャネルの電界効果トランジスタを用
いると、論理の遷移動作速度が遅くなる。従って、相補
型（コンプリメンタリ）論理回路を構成して高速化と低
消費電力化を実現することは困難である。

（３）ガリウム・ひ素を用いた論理回路の論理振幅が１
ボルト付近であり、雑音の影響を受けやすいので、信頼
性の高い高密度集積回路を実現することは困難である。

以上の欠点を除去するために、従来の論理回路を改良し
、論理振幅が大きく、高速動作を行い、しかも消費電力
の少ない回路を開発する必要がある。

Ｃ１本発明の目的本発明の目的はコンピュータ等の論理回路において、入
力電圧に対応して制御回路素子により負荷回路素子に流
れる電流を制御し、電源から接地点に直通して流れる無
用な電流を除去することにより、論理振幅の増加、論理
遷移動作の高速化、および低消費電力化を実現すること
である。

Ｄ、　従来の問題点を解決する為の手段論理回路の基本
は反転（インバータ）回路である。電界効果トランジス
タを用いる論理回路の基本はＤＣＦＬ　（、直結形電界
効果トランジスタ論理回路）である。直結形電界効果ト
ランジスタ論理回路では駆動回路素子に直列に負荷回路
素子を接続する。人力は駆動回路素子に加えられ。駆動
回路素子と負荷回路素子との接続点が出力である。

従来の直結形電界効果トランジスタ論理回路の負荷回路
素子は常に導通状態にあるので、駆動回路素子が人力に
応じて導通状態になると、電源から接地点まで直通して
電流が流れることが欠点であった。この直通電流は論理
状態の遷移動作を妨害し、しかも消費電力を増加し、論
理振幅も低減化する。この直通電流を遮断するために、
負荷回路素子と駆動回路素子にＰチャネルとＮチャネル
の相補型電界効果トランジスタを用いる場合もある。

しかし、Ｐチャネル電界効果トランジスタのキャリアで
ある正孔の移動速度がＮチャネルのそれに比較して遅い
ので、高速化を実現することは困難であり、集積回路の
製作の工程も複雑になる。本発明の論理回路は電子の移
動速度の速いＮチャネルの電界効果トランジスタを用い
ても、論理回路の高速化と消費電力の低減化および論理
振幅の増加を実現することができる。このためには、駆
動回路素子が導通状態にある期間に、負荷回路素子に流
れる電流を遮断することが必要である。制御回路素子に
より制御回路用の負荷回路素子の両端とこ電位差を発生
すれば、負荷回路素子に流れる電流は遮断される。駆動
回路素子が導通状態になる期間において、駆動回路用の
負荷回路素子に流れる電流が遮断されると、電源から接
地点へ直通して流れる電流が極めて少なくなり、遷移動
作が高速化され、消費電力が少なくなり、論理振幅が増
加し、論理回路の特性が向上する。

Ｅ、　作用本発明の論理回路においては、駆動回路用の負荷回路素
子に流れる電流を入力電圧によって制御するので、制御
回路素子は入力電圧に対応して導通状態と非導通状態に
なる。制御回路素子が導通状態になると、制御回路用の
負荷回路素子にも電流が流れて制御回路用の負荷回路素
子に電圧降下が起る。この電圧降下により、駆動回路用
の負荷回路素子に流れる電流を制御する電圧は電流を減
少させる方向に働く。従って、駆動回路用の負荷回路素
子に流れる電流が減少して、電源から接地点まで流れる
直通電流が殆と無くなるところで、論理回路の出力には
、次段の駆動回路素子の人力の静電容量と次段への配線
の静電容量等で構成される寄生的な静電容量が負荷側に
あり、これらを総合して寄生的静電容量とする。寄生的
静電容量に電荷を充電する速度および寄生的静電容量に
蓄えられた放電する速度により、論理回路の遷移動作の
速度が決定される。電源から接地点まで直通して流れる
電流が減少すると、駆動回路素子に流れる電流は負荷側
の寄生的静電容量に蓄えられた電荷を放電するために使
われるので、論理状態の遷移動作が高速になる。そのう
え、電源から接地点まで流れる直通電流か減少すると、
消費電力も減少する。とくに、駆動回路素子の導通状態
が持続する期間においては、駆動回路用の負荷回路素子
から流入する電流が殆ど無いので、消費電力は大幅に低
減化される。また、電源から接地点まで流れる直通電流
が減少すると、駆動回路素子に流れる電流は負荷側の寄
生的静電容量に蓄えられた電荷を放電するためにのみ利
用されるので、寄生的静電容量の電荷の殆ど全てが放電
されるので、論理状態の低いレベルがさらに低下して論
理振幅が増加する。以上の結果、低消費電力と高速化が
実現され、しかも論理振幅が増加することにより信頼性
の高い集積回路を製作することが可能になる。

Ｆ、　好ましい実施例本発明は駆動回路用の負荷回路素子の電流を制御する機
能を備えた論理回路であり、低消費電力化と高速化を実
現することができる。論理回路の基本は反転（インバー
タ）回路であり、反転回路で低消費電力化と高速化が実
現されると、ＮＡＮＤ論理回路、ＮＯＲ論理回路、ＮＯ
Ｔ論理回路、ＸＯＲ論理回路および記憶回路等のコンピ
ュータの論理回路に適用することができるので、以下で
は、本発明を反転回路に適用した実施例に関して図面に
基づいて説明する。

本発明を反転回路に適用した実施例を第１図に示す。第
１図のＡ点には電源が加えられており、この実施例では
Ａ点の電位は正であるとするが、負の場合も符号のみの
差異であり、本質的な動作は同じであるので、本発明は
負ＴＬ源の場合も含む。

第１図のＢ点にも電源が加えられており、この実施例で
はＢ点の電位は負であるとするが、正の場合も符号のみ
の差異であり本質的な動作は同しであるので、本発明は
正電源の場合も含む。第１図の寄生的静電容量５は基板
と配線等の寄生的静電容量であり、特別に接続する必要
はない。第１図の人力（ＩＮＰＵＴ）の電圧に対応して
駆動回路素子１に流れる電流が増減する。駆動回路素子
１に流れる電流は駆動回路用の負荷回路素子２を通って
電源から接地点に流れる。駆動回路素子１と駆動回路用
の負荷回路素子２の接続点から出力（０［ＪＴＰＵＴ）
電圧が外部回路に供給される。出力側の寄生的静電容量
５を充電したり、放電するＴＬ荷の動きが論理状態の遷
移動作の速度を決定する。すなわち、駆動回路素子１が
非導通状態ならば、駆動回路用の負荷回路素子から寄生
的静電容量５に電流か供給されて、寄生的静電容量５に
電荷が蓄積され、出力の電位が上昇する。駆動回路素子
１か導通状態になれは、寄生的静電容量５に蓄積された
電荷が放電されて出力の電位は下降する。従来の論理回
路においては、駆動回路素子１の導通状態あるいは非導
通状態にかかわらず、駆動回路用の負荷回路素子２は常
に導通状態である。

駆動回路素子１が非導通状態である場合には、駆動回路
用の負荷回路素子２に流れる電流は寄生的静電容量５に
電荷を蓄えることのみに利用されるが、駆動回路素子１
が導通状態である場合には、駆動回路用の負荷回路素子
２に流れる電流は接地点まで直通するので、寄生的静電
容量５に蓄えられた電荷の放出を妨害する。この直通電
流は遷移動作の高速化の妨げになり、無駄な電力を消費
し、論理振幅も減少させて、出力側の負荷駆動能力を低
下する等の欠点をもたらし、何等の利点をもたらざない
。従って、駆動回路素子ｌが導通状態である場合には、
駆動回路用の負荷回路素子２に流れるＴＬ流を遮断する
と、これらの欠点の全ては除去される。この為には、制
御回路素子３と制御回路用の負荷回路素子４を用いて、
駆動回路用の負荷回路素子２に流れる電流を制御する。

入力電圧に依存して制御回路素子３の導通状態および非
導通状態になる。制御回路素子３に流れる電流は制御回
路用の負荷回路素子４から供給される。駆動回路用の負
荷回路素子２に流れる１！流は制御回路用の負荷回路素
子４の両端の電位差によって制御される。すなわち、制
御回路用の負荷回路素子４０両端の電位差が大きくなれ
ば、駆動回路用の負荷回路素子２に流れる電流は減少す
る。逆に、制御回路用の負荷回路素子４の両端の電位差
が小さくなれば、駆動回路用の負荷回路素子２に流れる
電流は増加する。駆動回路素子１と制御回路素子３は共
に入力電圧に対応して導通状態または非導通状態になる
。従って、駆動回路素子１が導通する場合には、制御回
路素子３も導通状態になり、制御回路素子３に電流か流
れるので、制御回路用の負荷回路素子４の両端に電位差
が発生し、駆動回路用の負荷回路素子２に流れる電流が
減少する。

すなわち、駆動回路素子１が導通状態の期間において、
電源から駆動回路用の負荷回路素子２を通過して供給さ
れろ電流は遮断される。駆動回路素子１が非導通状態で
ある期間では、制御回路素子３も非導通状態になり、制
御回路用の負荷回路素子４の両端の電位差が小さくなり
、駆動回路用の負荷回路素子２における電流の減少作用
が発生しないので、制御回路素子３と制御回路用の負荷
回路素子４が存在しない反転論理回路と同じ動作を行う
。すなわち、駆動回路素子１が非導通状態にあるので、
電源から駆動回路用の負荷回路素子２を通過して供給さ
れる電流は寄生的静電容量５の電荷を蓄積することのみ
に利用される。従って、電源から接地点に流れる直通電
流が無くなるので、無駄な電力の消費か抑えられろ。こ
の結果、駆動回路素子１が導通状態における消費電力の
低減化と遷移動作の高速化が実現される。しかも、駆動
回路素子１の電流容量を減少させることができる。

なせならば、駆動回路素子１の電流容量はそれが導通の
場合に流れるｆｉ流に基づいて決められる。

従来の反転論理回路においては、駆動回路素子ｌに流れ
る電流は駆動回路用の負荷回路素子２から流れ込む電流
と寄生的静電容、ｆ１５に蓄えられた電荷の放電により
流れ込む電流の和である。本発明の論理回路においては
、駆動回路素子１が導通ずると、駆動回路用の負荷回路
素子２は非導通状態になり、電源から接地点へ直通して
流れる電流が遮断され、駆動回路素子１に流れる電流は
寄生的静電容ｆｆ１５に蓄積された電荷のみを放電する
ことに使われて遷移動作が発生するので、電流容量の少
ないトランジスタを使用しても寄生的静電容量５の電荷
を高速に放電することが可能になる。駆動回路素子ｌの
電流が減少すれば、人力の静電容量も小さくすることか
できるので、論理回路全体の寄生的静電容量の値が減少
し、しかも集積回路のパターンも縮小されるので、ざら
に高速（ヒが実現されろ。

本発明の負荷回路素子の電流制御方式をＮＯＲ論理回路
に適用した実施例を第２図に示す。第２図には２個の人
力（ＩＮＰＵＴＩとＩＮＰＵＴ２）があり、これらの人
力信号は駆動回路素子１または駆動回路素子６に入る。

さらに多くの人力がある場合でも、原理的には同じ動作
を行い、本発明の負荷回路素子の電流制御方式を各人力
に対して制御回路素子と制御回路用の負荷回路素子を設
定し、制御することができる。

駆動回路素子１または駆動回路素子６のいずれかあるい
は両方が導通状態になると、出力（ＯＵＴＰＵＴ）の電
圧は接地電位に接近する。ＩＮＰＵＴＩの論理状態によ
り駆動回路素子１が導通状態あるいは非導通状態になる
ことは第１図の論理回路における動作と全く同じであり
、本発明の機能により高速化と低消ｌＩ電力化および論
理振幅の増加等が実現される。第１図と異なる点はＩＮ
ＰＵＴ２の論理状態の変化によっても出力の論理状態が
変化することである。駆動回路素子６はＩＮＰＵＴ２の
論理状態に対応して、導通状態あるいは非導通状態が発
生する。駆動回路素子６が導通状態になると、制御回路
素子７も導通状態になり、制御回路用の負荷回路素子４
に電流が流れて、その両端に電位差が発生する。この電
位差により駆動回路用の負荷回路素子２が非導通状態に
なり、電源から接地点へ直通して流れる電流が遮断され
るので、従来のＮＯＲ論理回路よりも論理振幅が増加し
、消費電力は減少し、遷移動作は高速になる。駆動回路
素子６が非導通状態にある場合には、遷移動作は駆動回
路素子６と制御回路素子７が存在しない場合と同じであ
る。すなわち、第１図と全く同じ動作をする。第２図に
示す本発明のＮＯＲ論理回路への適用例は従来のＮＯＲ
論理回路に駆動回路素子６と制御回路素子７を接続する
だけの簡単な変更で実現される。本発明の負荷回路素子
に流れる電流の制御方式を導入することにより、本発明
のＮＯＲ論理回路は従来の相補型ＮＯＲ論理回路よりも
論理状態の遷移動作が高速になる。

なぜならば、従来の相補型ＮＯＲ論理回路は複数個のＰ
チャネル　トランジスタを直列に接続するので、Ｐチャ
ネル　トランジスタのキャリアである正孔の移動速度が
遅いうえに、それらの直列接続はソースとトレイン間の
電圧が低下するので、論理状態の遷移動作の速度が低下
する。

Ｇ、　提案する論理回路の特徴本発明の論理回路はキャリアの移動速度が大きいＮチャ
ネル電界効果トランジスタのみを用いて構成することが
できるので、この場合には製造工程の単純さと高速化等
が実現される。本発明の特徴を以下に記述する。

（１）　Ｎチャネル電界効果トランジスタのみを用いて
論理回路を構成することができるので、Ｐチャネル　ト
ランジスタと混在するように構成する論理回路よりも高
速動作をさせることができる。

（２）Ｎチャネル電界効果トランジスタのみを用いて論
理回路を構成することができるので、Ｐチャネル　トラ
ンジスタも用いた相補型論理回路よりも製造工程は簡略
になる。

（３）Ｎチャネル電界効果トランジスタのみを用いて論
理回路を構成することができるので、相補型論理回路の
入力電圧と出力電圧にあるＰＮＰとＮＰＮの寄生的トラ
ンジスタのサイリスタ構造によるラッチアップ現象もな
く、安定した動作が可能になる。

（４）Ｎチャネル電界効果トランジスタのみを用いて論
理回路を構成することができるので、Ｐチャネル　トラ
ンジスタとの分離領域を設ける必要が無いので、構造が
簡単になる。

（５）駆動回路用の負荷回路素子の電流を制御回路素子
て制御するので、電源から接地まで直通して流れる電流
が極めて少ないので、消費電力は減少する。従って、本
発明の論理回路は発熱量も少なくなり、高密度集積回路
に適する。

（６）駆動回路素子か導通状態の期間において、駆動回
路用の負荷回路素子が非導通状態であるので、寄生的静
電容量の電荷を殆ど完全に駆動回路素子に流れる電流に
よって放電することができるので、論理娠幅は大きくな
り、電源電圧の利用度も向上し、雑音やトランジスタの
バラツキの影響を受けにくい論理回路を製作することが
でき、集積回路の信頼性か向上する。

（７）駆動回路素子が導通状態になると、駆動回路用の
負荷回路素子が非導通状態になり、電源から接地点へ直
通に流れる電流が無いので、駆動回路素子の電流容量が
少ないトランジスタを使用することができる。これは人
力の静電容量が減少し、配線パターンも縮小することが
できるので、最適設計を実施するとさらに高速化が実現
される。

（８）駆動回路素子が導通状態になれば、駆動回路用の
負荷回路素子か非導通状態になるので、駆動回路用の負
荷回路素子から駆動回路素子へ流れ込む電流が殆と無く
なり、出力側に接続された負荷からのｒ、流だけが駆動
回路素子に流れ込むので、負荷駆動能力が大きくなる。

（９）駆動回路素子が導通状態の場合には、駆動回路素
子の電流によって、寄生的静電容量の電荷が放電される
。寄生的静電容量の電荷の放電により、出力電圧が下降
すると、駆動回路用の負荷回路素子は非導通状態から導
通状態に移行を始めて負荷電流の制御能力が低下するが
、制御回路素子に負電源を接続することにより、駆動回
路用の負荷回路素子の電流遮断能力を保持することがで
きるので、出力状態のいかなる変化に対しても電源から
接地点へ直通に流れる電流を阻止することが可能になる
。

（ｌＯ）電源から接地点への直通電流を大幅に減少させ
ることができるので、消費電力が小さくなる。

とくに、駆動回路素子が導通状態の場合における静的消
費電力は非常に減少する。

（１１）　Ｐチャネル　トランジスタとＮチャネル　ト
ランジスタを用いた従来の相補型ＮＯＲ論理回路はＰチ
ャネル　トランジスタを直列に接続するので、１個当た
りのゲートとソース間の電圧は半分に減少し、それらを
流れる電流も減少するので、高速動作が困難になる。し
かし、本発明の論理回路は負荷回路素子の直列接続が無
く、制御回路のワイヤードＯＲ回路（配線によるＯＲ論
理回路）により負荷回路素子の電流を制御することがで
きるので、論理回路は簡単になり、しかも、高速動作を
させることが可能になる。

【図面の簡単な説明】

第１図は本発明の１実施例であり、駆動回路用の負荷回
路素子の電流を人力の論理状態に対応して制御する反転
（インバータ）回路である。第２図も本発明の１実施例
であり、駆動回路用の負荷回路素子の電流を論理状態に
対応して制御するＮＯＲ論理回路である。１・・駆動回路素子、２・・駆動回路用の負荷回路素子、；３・・制御回路素子、４・・制御回路用の負荷回路素子、５・・寄生的静電容量、６・・駆動回路素子、７・・制御回路素子

Claims

【特許請求の範囲】

（１）駆動回路素子と駆動回路用の負荷回路素子と制御
回路素子と制御回路用の負荷回路素子を有する論理回路
に於いて、入力電圧の大きさに依存して駆動回路素子と
制御回路素子に導通状態と非導通状態を発生させ、駆動
回路素子が導通状態の期間においてのみ、制御回路素子
も導通状態になり、制御回路素子に流れる制御電流によ
って制御回路用の負荷回路素子の両端に発生する電圧降
下を利用して、駆動回路用の負荷回路素子に流れる電流
を減少することにより、論理状態の遷移の高速化と論理
振幅の増加や導通・非導通のスイッチング動作の高速化
と電圧変化の増加および消費電力の低減化を実現するこ
とを特徴とする論理回路。
（２）制御回路素子の制御電流が駆動回路素子と駆動回
路用の負荷回路素子の接続点から制御回路用の負荷回路
素子を通過して流れる特許請求の範囲第（１）項記載の
論理回路。
（３）制御回路素子の制御電流が駆動回路用の負荷回路
素子に供給する電源から制御回路用の負荷回路素子を通
過して流れる特許請求の範囲第（１）項記載の論理回路
。
（４）制御回路用の負荷回路素子と制御回路素子を通過
して流れる制御電流が駆動回路用の負荷回路素子に供給
する電源と異なる電源に流れ込む特許請求の範囲第（１
）項記載の論理回路。
（５）駆動回路素子としてＭＯＳＦＥＴ（金属酸化半導
体電界効果トランジスタ）を用いて構成する特許請求の
範囲第（１）項記載の論理回路。
（６）駆動回路素子としてＭＥＳＦＥＴ（金属半導体電
界効果トランジスタ）を用いて構成する特許請求の範囲
第（１）項記載の論理回路。
（７）駆動回路用の負荷回路素子としてＭＯＳＦＥＴ（
金属酸化半導体電界効果トランジスタ）を用いて構成す
る特許請求の範囲第（１）項記載の論理回路。
（８）駆動回路用の負荷回路素子としてＭＥＳＦＥＴ（
金属半導体電界効果トランジスタ）を用いて構成する特
許請求の範囲第（１）項記載の論理回路。
（９）制御回路素子としてＭＯＳＦＥＴ（金属酸化半導
体電界効果トランジスタ）を用いて構成する特許請求の
範囲第（１）項記載の論理回路。
（１０）制御回路素子としてＭＥＳＦＥＴ（金属半導体
電界効果トランジスタ）を用いて構成する特許請求の範
囲第（１）項記載の論理回路。
（１１）駆動回路素子としてエンハンスメント型電界効
果トランジスタを用いて構成する特許請求の範囲第（１
）項記載の論理回路。
（１２）駆動回路素子としてディプレッション型電界効
果トランジスタを用いて構成する特許請求の範囲第（１
）項記載の論理回路。
（１３）駆動回路用の負荷回路素子としてエンハンスメ
ント型電界効果トランジスタを用いて構成する特許請求
の範囲第（１）項記載の論理回路。
（１４）駆動回路用の負荷回路素子としてディプレッシ
ョン型電界効果トランジスタを用いて構成する特許請求
の範囲第（１）項記載の論理回路。
（１５）制御回路素子としてエンハンスメント型電界効
果トランジスタを用いて構成する特許請求の範囲第（１
）項記載の論理回路。
（１６）制御回路素子としてディプレッション型電界効
果トランジスタを用いて構成する特許請求の範囲第（１
）項記載の論理回路。
（１７）制御回路用の負荷回路素子としてエンハンスメ
ント型電界効果トランジスタを用いて構成する特許請求
の範囲第（１）項記載の論理回路。
（１８）制御回路用の負荷回路素子としてディプレッシ
ョン型電界効果トランジスタを用いて構成する特許請求
の範囲第（１）項記載の論理回路。
（１９）制御回路用の負荷回路素子として抵抗を用いて
構成する特許請求の範囲第（１）項記載の論理回路。
（２０）駆動回路素子としてＮチャネル型電界効果トラ
ンジスタを用いて構成する特許請求の範囲第（１）項記
載の論理回路。
（２１）駆動回路用の負荷回路素子としてＮチャネル型
電界効果トランジスタを用いて構成する特許請求の範囲
第（１）項記載の論理回路。
（２２）制御回路素子としてＮチャネル型電界効果トラ
ンジスタを用いて構成する特許請求の範囲第（１）項記
載の論理回路。
（２３）制御回路用の負荷回路素子としてＮチャネル型
電界効果トランジスタを用いて構成する特許請求の範囲
第（１）項記載の論理回路。
（２４）駆動回路素子としてＰチャネル型電界効果トラ
ンジスタを用いて構成する特許請求の範囲第（１）項記
載の論理回路。
（２５）駆動回路用の負荷回路素子としてＰチャネル型
電界効果トランジスタを用いて構成する特許請求の範囲
第（１）項記載の論理回路。
（２６）制御回路素子としてＰチャネル型電界効果トラ
ンジスタを用いて構成する特許請求の範囲第（１）項記
載の論理回路。
（２７）制御回路用の負荷回路素子としてＰチャネル型
電界効果トランジスタを用いて構成する特許請求の範囲
第（１）項記載の論理回路。
（２８）駆動回路素子として自己整合技術により製作し
たＭＥＳＦＥＴ（金属半導体電界効果トランジスタ）を
用いて構成する特許請求の範囲第（１）項記載の論理回
路。
（２９）駆動回路用の負荷回路素子として自己整合技術
により製作したＭＥＳＦＥＴ（金属半導体電界効果トラ
ンジスタ）を用いて構成する特許請求の範囲第（１）項
記載の論理回路。
（３０）制御回路素子として自己整合技術により製作し
たＭＥＳＦＥＴ（金属半導体電界効果トランジスタ）を
用いて構成する特許請求の範囲第（１）項記載の論理回
路。
（３１）制御回路用の負荷回路素子として自己整合技術
により製作したＭＥＳＦＥＴ（金属半導体電界効果トラ
ンジスタ）を用いて構成する特許請求の範囲第（１）項
記載の論理回路。
（３２）入力電圧の大きさに依存して複数個の駆動回路
素子と複数個の制御回路素子に導通状態と非導通状態を
発生させ、１個でも駆動回路素子が導通状態になれば、
最低１個の制御回路素子が導通状態になり、その制御回
路素子に流れる制御電流によって制御回路用の負荷回路
素子の両端に発生する電圧降下を利用して、駆動回路用
の負荷回路素子に流れる電流を減少するＮＯＲ回路（否
定的論理和回路）において、制御回路素子を駆動回路用
の負荷回路素子に接続して構成する特許請求の範囲第（
１）項記載の論理回路。
（３３）入力電圧の大きさに依存して複数個の駆動回路
素子と制御回路素子に導通状態と非導通状態を発生させ
、全ての駆動回路素子が導通状態の期間においてのみ、
制御回路素子も導通状態になり、制御回路素子に流れる
制御電流によって制御回路用の負荷回路素子の両端に発
生する電圧降下を利用して、駆動回路用の負荷回路素子
に流れる電流を減少するＮＡＮＤ回路（否定的論理積回
路）において、制御回路素子を駆動回路用の負荷回路素
子に接続して構成する特許請求の範囲第（１）項記載の
論理回路。
（３４）入力電圧の大きさに依存して駆動回路素子と制
御回路素子に導通状態と非導通状態を発生させ、駆動回
路素子が導通状態の期間においてのみ、制御回路素子も
導通状態になり、制御回路素子に流れる制御電流によっ
て制御回路用の負荷回路素子の両端に発生する電圧降下
を利用して、駆動回路用の負荷回路素子に流れる電流を
減少するＮＯＴ回路（否定回路）を構成する特許請求の
範囲第（１）項記載の論理回路。
（３５）入力電圧の大きさに依存して複数個の駆動回路
素子と複数個の制御回路素子に導通状態と非導通状態を
発生させ、１個でも駆動回路素子が導通状態になれば、
最低１個の制御回路素子が導通状態になり、その制御回
路素子に流れる制御電流によって制御回路用の負荷回路
素子の両端に発生する電圧降下を利用して、駆動回路用
の負荷回路素子に流れる電流を減少するＯＲ回路（論理
和回路）において、複数個の制御回路素子を駆動回路用
の負荷回路素子に接続して構成する特許請求の範囲第（
１）項記載の論理回路。
（３６）入力電圧の大きさに依存して複数個の駆動回路
素子と制御回路素子に導通状態と非導通状態を発生させ
、全ての駆動回路素子が導通状態の期間においてのみ、
制御回路素子も導通状態になり、制御回路素子に流れる
制御電流によって制御回路用の負荷回路素子の両端に発
生する電圧降下を利用して、駆動回路用の負荷回路素子
に流れる電流を減少するＡＮＤ回路（論理積回路）にお
いて、制御回路素子を駆動回路用の負荷回路素子に接続
して構成する特許請求の範囲第（１）項記載の論理回路
。
（３７）入力電圧の大きさに依存して複数個の駆動回路
素子と制御回路素子に導通状態と非導通状態を発生させ
、駆動回路素子が導通状態の期間においてのみ、制御回
路素子も導通状態になり、制御回路素子に流れる制御電
流によって制御回路用の負荷回路素子の両端に発生する
電圧降下を利用して、駆動回路用の負荷回路素子に流れ
る電流を減少するＸＯＲ回路（排他的論理和回路）にお
いて、制御回路素子を駆動回路用の負荷回路素子に接続
して構成する特許請求の範囲第（１）項記載の論理回路
。
（３８）入力電圧の大きさに依存して駆動回路素子と制
御回路素子に導通状態と非導通状態を発生させ、駆動回
路素子が導通状態の期間においてのみ、制御回路素子も
導通状態になり、制御回路素子に流れる制御電流によっ
て制御回路用の負荷回路素子の両端に発生する電圧降下
を利用して、駆動回路用の負荷回路素子に流れる電流を
減少する論理回路を複数個だけ用いてフリップフロップ
を構成する特許請求の範囲第（１）項記載の論理回路。
（３９）入力電圧の大きさに依存して駆動回路素子と制
御回路素子に導通状態と非導通状態を発生させ、駆動回
路素子が導通状態の期間においてのみ、制御回路素子も
導通状態になり、制御回路素子に流れる制御電流によっ
て制御回路用の負荷回路素子の両端に発生する電圧降下
を利用して、駆動回路用の負荷回路素子に流れる電流を
減少する論理回路を複数個だけ用いて記憶回路を構成す
る特許請求の範囲第（１）項記載の論理回路。