JP3190191B2 - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JP3190191B2 JP3190191B2 JP30658993A JP30658993A JP3190191B2 JP 3190191 B2 JP3190191 B2 JP 3190191B2 JP 30658993 A JP30658993 A JP 30658993A JP 30658993 A JP30658993 A JP 30658993A JP 3190191 B2 JP3190191 B2 JP 3190191B2
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Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路に内蔵
される出力バッファ回路に関する。
される出力バッファ回路に関する。
【０００２】
【従来の技術】従来、半導体集積回路において、高速動
作が必要な出力には、出力バッファ回路として電流駆動
能力の大きなインバータ等が使用され、出力端子に接続
された負荷容量の充、放電を速くして信号の立上がり時
間と、立ち下がり時間の短縮を図るようにしている。
作が必要な出力には、出力バッファ回路として電流駆動
能力の大きなインバータ等が使用され、出力端子に接続
された負荷容量の充、放電を速くして信号の立上がり時
間と、立ち下がり時間の短縮を図るようにしている。
【０００３】図９は出力バッファ回路として使用される
上記インバータの構成を示すものであり、Ｐチャネル及
びＮチャネルのＭＩＳトランジスタ、例えばＭＯＳトラ
ンジスタ91、92の共通ゲートに供給される信号が“Ｈ”
レベルから“Ｌ”レベルに反転すると、ＰチャネルＭＯ
Ｓトランジスタ91がオン状態になり、両ＭＯＳトランジ
スタ91、92の共通ドレインに接続された出力端子からは
電源電圧Ｖccに対応した“Ｈ”レベルの信号が出力され
る。
上記インバータの構成を示すものであり、Ｐチャネル及
びＮチャネルのＭＩＳトランジスタ、例えばＭＯＳトラ
ンジスタ91、92の共通ゲートに供給される信号が“Ｈ”
レベルから“Ｌ”レベルに反転すると、ＰチャネルＭＯ
Ｓトランジスタ91がオン状態になり、両ＭＯＳトランジ
スタ91、92の共通ドレインに接続された出力端子からは
電源電圧Ｖccに対応した“Ｈ”レベルの信号が出力され
る。
【０００４】他方、ＭＯＳトランジスタ91、92の共通ゲ
ートに供給される信号が“Ｌ”レベルから“Ｈ”レベル
に反転した場合は、ＮチャネルＭＯＳトランジスタ92が
オン状態になり、出力端子からは接地電圧Ｖssに対応し
た“Ｌ”レベルの信号が出力される。
ートに供給される信号が“Ｌ”レベルから“Ｈ”レベル
に反転した場合は、ＮチャネルＭＯＳトランジスタ92が
オン状態になり、出力端子からは接地電圧Ｖssに対応し
た“Ｌ”レベルの信号が出力される。
【０００５】ここで、出力信号の立上がり時間及び立ち
下がり時間の短縮を図るため、上記両ＭＯＳトランジス
タ91、92としてチャネル幅が十分に大きなものを使用す
ることによって電流駆動能力を大きくし、出力端子に接
続された図示しない負荷容量の充、放電を速くするよう
にしている。
下がり時間の短縮を図るため、上記両ＭＯＳトランジス
タ91、92としてチャネル幅が十分に大きなものを使用す
ることによって電流駆動能力を大きくし、出力端子に接
続された図示しない負荷容量の充、放電を速くするよう
にしている。
【０００６】ところで、半導体集積回路は、半導体チッ
プ、リードフレーム及び半導体チップ上の電極とリード
フレームとを接続するボンディングワイヤ等で構成され
ており、ボンディングワイヤやリードフレームにはイン
ダクタンス成分が存在していることが良く知られてい
る。また、このようなインダクタンス成分の存在によ
り、半導体集積回路内の電源電圧配線や接地電圧配線に
はノイズが発生することも知られている。
プ、リードフレーム及び半導体チップ上の電極とリード
フレームとを接続するボンディングワイヤ等で構成され
ており、ボンディングワイヤやリードフレームにはイン
ダクタンス成分が存在していることが良く知られてい
る。また、このようなインダクタンス成分の存在によ
り、半導体集積回路内の電源電圧配線や接地電圧配線に
はノイズが発生することも知られている。
【０００７】すなわち、上記インダクタンス成分の値を
Ｌ、電源電圧配線や接地電圧配線に流れる電流の変化率
を（ｄｉ／ｄｔ）とすると、電源電圧配線や接地電圧配
線には−Ｌ（ｄｉ／ｄｔ）なる誘導起電力が発生する。
そして、上記のようにＭＯＳトランジスタ91、92の電流
駆動能力を大きくすると、電流変化率（ｄｉ／ｄｔ）が
大きなものとなり、上記誘導起電力も大きくなり、この
結果、電源電圧配線や接地電圧配線にはアンダーシュー
トやオーバーシュートと呼ばれるノイズ（電圧変動）が
発生する。
Ｌ、電源電圧配線や接地電圧配線に流れる電流の変化率
を（ｄｉ／ｄｔ）とすると、電源電圧配線や接地電圧配
線には−Ｌ（ｄｉ／ｄｔ）なる誘導起電力が発生する。
そして、上記のようにＭＯＳトランジスタ91、92の電流
駆動能力を大きくすると、電流変化率（ｄｉ／ｄｔ）が
大きなものとなり、上記誘導起電力も大きくなり、この
結果、電源電圧配線や接地電圧配線にはアンダーシュー
トやオーバーシュートと呼ばれるノイズ（電圧変動）が
発生する。
【０００８】図１０は、上記図９の従来回路において、
電源電圧Ｖccの値を５Ｖにしたときの入力波形と出力波
形の変化を示している。図中、符号ａで示した部分には
オーバーシュートが発生しており、また、符号ｂで示し
た部分にはアンダーシュートが発生している。このよう
なノイズは電源電圧配線や接地電圧配線を介して他の半
導体集積回路に電源ノイズとして伝達され、このノイズ
によって他の半導体集積回路の誤動作を招くという問題
が発生する。
電源電圧Ｖccの値を５Ｖにしたときの入力波形と出力波
形の変化を示している。図中、符号ａで示した部分には
オーバーシュートが発生しており、また、符号ｂで示し
た部分にはアンダーシュートが発生している。このよう
なノイズは電源電圧配線や接地電圧配線を介して他の半
導体集積回路に電源ノイズとして伝達され、このノイズ
によって他の半導体集積回路の誤動作を招くという問題
が発生する。
【０００９】また、上記のような電源電圧変動によっ
て、出力波形、すなわちこの出力信号を受ける半導体集
積回路に対する入力信号に不要輻射と呼ばれる極めて周
波数の高い電圧変動が発生し、この不要輻射によっても
半導体集積回路に外付けされたアプリケーション回路に
ノイズを発生されるという問題がある。
て、出力波形、すなわちこの出力信号を受ける半導体集
積回路に対する入力信号に不要輻射と呼ばれる極めて周
波数の高い電圧変動が発生し、この不要輻射によっても
半導体集積回路に外付けされたアプリケーション回路に
ノイズを発生されるという問題がある。
【００１０】
【発明が解決しようとする課題】このように従来の出力
バッファ回路では、電流駆動能力の大きなインバータを
使用しているため、電源電圧配線や接地電圧配線にアン
ダーシュートやオーバーシュートと呼ばれるノイズが発
生し、このノイズによって他の半導体集積回路が誤動作
するという欠点がある。
バッファ回路では、電流駆動能力の大きなインバータを
使用しているため、電源電圧配線や接地電圧配線にアン
ダーシュートやオーバーシュートと呼ばれるノイズが発
生し、このノイズによって他の半導体集積回路が誤動作
するという欠点がある。
【００１１】この発明は上記ような事情を考慮してなさ
れたものであり、その目的は、動作速度を低下させず
に、電源電圧配線や接地電圧配線におけるノイズの発生
を防止することができる出力バッファ回路を提供するこ
とである。
れたものであり、その目的は、動作速度を低下させず
に、電源電圧配線や接地電圧配線におけるノイズの発生
を防止することができる出力バッファ回路を提供するこ
とである。
【００１２】
【課題を解決するための手段】この発明の出力バッファ
回路は、一端が第１の電圧に接続された第１の抵抗手段
と、ソース、ドレイン間の電流通路の一端が上記第１の
抵抗手段の他端に接続され、他端が信号出力端子に接続
された第１チャネル型の第１のＭＩＳトランジスタと、
一端が第２の電圧に接続された第２の抵抗手段と、ソー
ス、ドレイン間の電流通路の一端が上記第２の抵抗手段
の他端に接続され、他端が上記信号出力端子に接続され
た第２チャネル型の第２のＭＩＳトランジスタと、ソー
ス、ドレイン間の電流通路の一端が上記第１の電圧に接
続され、他端が上記出力端子に接続された第１チャネル
型の第３のＭＩＳトランジスタと、ソース、ドレイン間
の電流通路の一端が上記第２の電圧に接続され、他端が
上記信号出力端子に接続された第２チャネル型の第４の
ＭＩＳトランジスタと、ソース、ドレイン間の電流通路
の一端が上記第１の電圧に接続され、他端が上記信号出
力端子に接続された第１チャネル型の第５のＭＩＳトラ
ンジスタと、ソース、ドレイン間の電流通路の一端が上
記第２の電圧に接続され、他端が上記信号出力端子に接
続された第２チャネル型の第６のＭＩＳトランジスタと
を具備し、上記第３及び第６のＭＩＳトランジスタが半
導体基板上で互いに対角状に配置され、かつ上記第１、
第３及び第６のＭＩＳトランジスタの各ゲートが共通の
配線を介して信号入力端子に接続され、上記第４及び第
５のＭＩＳトランジスタが上記基板合上で互いに対角状
に配置され、かつ上記第２、第４及び第５のＭＩＳトラ
ンジスタの各ゲートが共通の配線を介して上記信号入力
端子に接続されてなることを特徴とする。
回路は、一端が第１の電圧に接続された第１の抵抗手段
と、ソース、ドレイン間の電流通路の一端が上記第１の
抵抗手段の他端に接続され、他端が信号出力端子に接続
された第１チャネル型の第１のＭＩＳトランジスタと、
一端が第２の電圧に接続された第２の抵抗手段と、ソー
ス、ドレイン間の電流通路の一端が上記第２の抵抗手段
の他端に接続され、他端が上記信号出力端子に接続され
た第２チャネル型の第２のＭＩＳトランジスタと、ソー
ス、ドレイン間の電流通路の一端が上記第１の電圧に接
続され、他端が上記出力端子に接続された第１チャネル
型の第３のＭＩＳトランジスタと、ソース、ドレイン間
の電流通路の一端が上記第２の電圧に接続され、他端が
上記信号出力端子に接続された第２チャネル型の第４の
ＭＩＳトランジスタと、ソース、ドレイン間の電流通路
の一端が上記第１の電圧に接続され、他端が上記信号出
力端子に接続された第１チャネル型の第５のＭＩＳトラ
ンジスタと、ソース、ドレイン間の電流通路の一端が上
記第２の電圧に接続され、他端が上記信号出力端子に接
続された第２チャネル型の第６のＭＩＳトランジスタと
を具備し、上記第３及び第６のＭＩＳトランジスタが半
導体基板上で互いに対角状に配置され、かつ上記第１、
第３及び第６のＭＩＳトランジスタの各ゲートが共通の
配線を介して信号入力端子に接続され、上記第４及び第
５のＭＩＳトランジスタが上記基板合上で互いに対角状
に配置され、かつ上記第２、第４及び第５のＭＩＳトラ
ンジスタの各ゲートが共通の配線を介して上記信号入力
端子に接続されてなることを特徴とする。
【００１３】
【作用】入力信号が“Ｈ”レベルから“Ｌ”レベルに変
化した直後では第１、第３及び第５のＭＩＳトランジス
タがオン状態になり、信号出力端子がこれらのトランジ
スタを介して急速に充電され、その後、第１のＭＩＳト
ランジスタがオフ状態になり、第３、第５のＭＩＳトラ
ンジスタを介して信号出力端子が充電される。入力信号
が“Ｌ”レベルから“Ｈ”レベルに変化した直後では第
２、第４及び第６のＭＩＳトランジスタがオン状態にな
り、信号出力端子がこれらのトランジスタを介して急速
に放電され、その後、第２のＭＩＳトランジスタがオフ
状態になり、第４、第６のＭＩＳトランジスタを介して
信号出力端子が放電される。ここで、第３と第６のＭＩ
Ｓトランジスタは互いに対角状に配置され、かつ第１、
第３及び第６のＭＩＳトランジスタの各ゲートが共通の
配線を介して信号入力端子に接続され、第４と第５のＭ
ＩＳトランジスタが互いに対角状に配置され、かつ第
２、第４及び第５のＭＩＳトランジスタの各ゲートが共
通の配線を介して信号入力端子に接続されているため、
出力信号に発生する不要輻射を低減させることができ
る。
化した直後では第１、第３及び第５のＭＩＳトランジス
タがオン状態になり、信号出力端子がこれらのトランジ
スタを介して急速に充電され、その後、第１のＭＩＳト
ランジスタがオフ状態になり、第３、第５のＭＩＳトラ
ンジスタを介して信号出力端子が充電される。入力信号
が“Ｌ”レベルから“Ｈ”レベルに変化した直後では第
２、第４及び第６のＭＩＳトランジスタがオン状態にな
り、信号出力端子がこれらのトランジスタを介して急速
に放電され、その後、第２のＭＩＳトランジスタがオフ
状態になり、第４、第６のＭＩＳトランジスタを介して
信号出力端子が放電される。ここで、第３と第６のＭＩ
Ｓトランジスタは互いに対角状に配置され、かつ第１、
第３及び第６のＭＩＳトランジスタの各ゲートが共通の
配線を介して信号入力端子に接続され、第４と第５のＭ
ＩＳトランジスタが互いに対角状に配置され、かつ第
２、第４及び第５のＭＩＳトランジスタの各ゲートが共
通の配線を介して信号入力端子に接続されているため、
出力信号に発生する不要輻射を低減させることができ
る。
【００１４】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１はこの発明の出力バッファ回路の第１
の実施例を示している。この出力バッファ回路は半導体
集積回路内に形成されており、信号入力端子11、信号出
力端子12、２個の抵抗13、14、３個のＰチャネルのＭＩ
Ｓトランジスタ、例えばＭＯＳトランジスタ15、16、17
及び３個のＮチャネルのＭＩＳトランジスタ、例えばＭ
ＯＳトランジスタ18、19、20等で構成されている。
り説明する。図１はこの発明の出力バッファ回路の第１
の実施例を示している。この出力バッファ回路は半導体
集積回路内に形成されており、信号入力端子11、信号出
力端子12、２個の抵抗13、14、３個のＰチャネルのＭＩ
Ｓトランジスタ、例えばＭＯＳトランジスタ15、16、17
及び３個のＮチャネルのＭＩＳトランジスタ、例えばＭ
ＯＳトランジスタ18、19、20等で構成されている。
【００１５】上記両抵抗13、14はそれぞれ、例えば多結
晶シリコン層を用いた多結晶シリコン抵抗や、Ａｌ（ア
ルミニウム）を用いた金属抵抗、多結晶シリコン層上に
一対のコンタクト部を介して金属層を接続する際にコン
タクト部で生じるコンタクト抵抗等で構成されている。
晶シリコン層を用いた多結晶シリコン抵抗や、Ａｌ（ア
ルミニウム）を用いた金属抵抗、多結晶シリコン層上に
一対のコンタクト部を介して金属層を接続する際にコン
タクト部で生じるコンタクト抵抗等で構成されている。
【００１６】上記一方の抵抗13の一端は５Ｖの電源電圧
ＶCCに接続され、他方の抵抗14の一端は０Ｖの接地電圧
ＶSSに接続されている。上記ＰチャネルＭＯＳトランジ
スタ15のソースは上記一方の抵抗13の他端に接続され、
ゲートは信号入力端子11に接続され、ドレインは信号出
力端子12に接続されている。上記ＮチャネルＭＯＳトラ
ンジスタ18のソースは上記他方の抵抗14の他端に接続さ
れ、ゲートは上記信号入力端子11に接続され、ドレイン
は上記信号出力端子12に接続されている。
ＶCCに接続され、他方の抵抗14の一端は０Ｖの接地電圧
ＶSSに接続されている。上記ＰチャネルＭＯＳトランジ
スタ15のソースは上記一方の抵抗13の他端に接続され、
ゲートは信号入力端子11に接続され、ドレインは信号出
力端子12に接続されている。上記ＮチャネルＭＯＳトラ
ンジスタ18のソースは上記他方の抵抗14の他端に接続さ
れ、ゲートは上記信号入力端子11に接続され、ドレイン
は上記信号出力端子12に接続されている。
【００１７】上記ＰチャネルＭＯＳトランジスタ16、17
の各ソースは電源電圧ＶCCに接続され、各ゲートは信号
入力端子11に接続され、各ドレインは信号出力端子12に
接続されている。上記ＮチャネルＭＯＳトランジスタ1
9、20の各ソースは接地電圧ＶSSに接続され、各ゲート
は上記信号入力端子11に接続され、各ドレインは上記信
号出力端子12に接続されている。
の各ソースは電源電圧ＶCCに接続され、各ゲートは信号
入力端子11に接続され、各ドレインは信号出力端子12に
接続されている。上記ＮチャネルＭＯＳトランジスタ1
9、20の各ソースは接地電圧ＶSSに接続され、各ゲート
は上記信号入力端子11に接続され、各ドレインは上記信
号出力端子12に接続されている。
【００１８】ここで、上記３個のＰチャネルＭＯＳトラ
ンジスタ15、16、17全体の電流駆動能力は図９の従来回
路における１個のＰチャネルＭＯＳトランジスタ91のそ
れと同等にされており、同様に３個のＮチャネルＭＯＳ
トランジスタ18、19、20全体の電流駆動能力は図９の従
来回路における１個のＮチャネルＭＯＳトランジスタ92
のそれと同等にされている。
ンジスタ15、16、17全体の電流駆動能力は図９の従来回
路における１個のＰチャネルＭＯＳトランジスタ91のそ
れと同等にされており、同様に３個のＮチャネルＭＯＳ
トランジスタ18、19、20全体の電流駆動能力は図９の従
来回路における１個のＮチャネルＭＯＳトランジスタ92
のそれと同等にされている。
【００１９】また、後に詳述するが、半導体基板上でＰ
チャネルＭＯＳトランジスタ16とＮチャネルＭＯＳトラ
ンジスタ20とは互いに対角状となるように配置され、か
つＮチャネルＭＯＳトランジスタ19とＰチャネルＭＯＳ
トランジスタ17とは互いに対角状となるように配置され
ている。そして、上記ＰチャネルＭＯＳトランジスタ1
5、16及びＮチャネルＭＯＳトランジスタ20の各ゲート
は共通の配線21を介して接続され、ＮチャネルＭＯＳト
ランジスタ18、19及びＰチャネルＭＯＳトランジスタ17
の各ゲートは共通の配線22を介して接続され、かつ両配
線21、22はＭＯＳトランジスタ17、20のゲート付近で互
いに交差するように設けられている。
チャネルＭＯＳトランジスタ16とＮチャネルＭＯＳトラ
ンジスタ20とは互いに対角状となるように配置され、か
つＮチャネルＭＯＳトランジスタ19とＰチャネルＭＯＳ
トランジスタ17とは互いに対角状となるように配置され
ている。そして、上記ＰチャネルＭＯＳトランジスタ1
5、16及びＮチャネルＭＯＳトランジスタ20の各ゲート
は共通の配線21を介して接続され、ＮチャネルＭＯＳト
ランジスタ18、19及びＰチャネルＭＯＳトランジスタ17
の各ゲートは共通の配線22を介して接続され、かつ両配
線21、22はＭＯＳトランジスタ17、20のゲート付近で互
いに交差するように設けられている。
【００２０】次に上記実施例回路の動作を図２を併用し
て説明する。まず、入力端子11に供給されている入力信
号が“Ｈ”レベルのとき、各ＮチャネルＭＯＳトランジ
スタ18、19、20がオン状態、各ＰチャネルＭＯＳトラン
ジスタ15、16、17がオフ状態となり、出力端子12から出
力される出力信号は“Ｌ”レベルになっている。
て説明する。まず、入力端子11に供給されている入力信
号が“Ｈ”レベルのとき、各ＮチャネルＭＯＳトランジ
スタ18、19、20がオン状態、各ＰチャネルＭＯＳトラン
ジスタ15、16、17がオフ状態となり、出力端子12から出
力される出力信号は“Ｌ”レベルになっている。
【００２１】この状態で入力信号が“Ｈ”レベルから
“Ｌ”レベルに反転すると、各ＮチャネルＭＯＳトラン
ジスタ18、19、20がオフ状態、各ＰチャネルＭＯＳトラ
ンジスタ15、16、17がオン状態にそれぞれ変わり、出力
端子12はオン状態のＭＯＳトランジスタ15、16、17を並
列に介して、電源電圧Ｖccにより充電され始める。従っ
て、この後、出力端子12の出力波形は図２に示すように
“Ｌ”レベルから“Ｈ”レベルに向かって順次上昇して
いく。
“Ｌ”レベルに反転すると、各ＮチャネルＭＯＳトラン
ジスタ18、19、20がオフ状態、各ＰチャネルＭＯＳトラ
ンジスタ15、16、17がオン状態にそれぞれ変わり、出力
端子12はオン状態のＭＯＳトランジスタ15、16、17を並
列に介して、電源電圧Ｖccにより充電され始める。従っ
て、この後、出力端子12の出力波形は図２に示すように
“Ｌ”レベルから“Ｈ”レベルに向かって順次上昇して
いく。
【００２２】このとき、ＰチャネルＭＯＳトランジスタ
15については、ソースと電源電圧Ｖccとの間に抵抗13が
接続されており、そのソース電位はＶccよりも例えばα
だけ低い電位（Ｖcc−α）になっている。従って出力信
号の電位が（Ｖcc−α）に到達した後は、このＰチャネ
ルＭＯＳトランジスタ15による充電経路が無くなり、２
個のＰチャネルＭＯＳトランジスタ16、17のみによって
出力端子12の充電が継続して行われ、出力信号波形は最
終的にはＶccの５Ｖまで上昇する。
15については、ソースと電源電圧Ｖccとの間に抵抗13が
接続されており、そのソース電位はＶccよりも例えばα
だけ低い電位（Ｖcc−α）になっている。従って出力信
号の電位が（Ｖcc−α）に到達した後は、このＰチャネ
ルＭＯＳトランジスタ15による充電経路が無くなり、２
個のＰチャネルＭＯＳトランジスタ16、17のみによって
出力端子12の充電が継続して行われ、出力信号波形は最
終的にはＶccの５Ｖまで上昇する。
【００２３】一方、上記とは逆に入力信号が“Ｌ”レベ
ルから“Ｈ”レベルに反転すると、各ＰチャネルＭＯＳ
トランジスタ15、16、17がオフ状態、各ＮチャネルＭＯ
Ｓトランジスタ18、19、20がオン状態にそれぞれ変わ
り、出力端子12はオン状態のＭＯＳトランジスタ18、1
9、20を介して、接地電圧Ｖssに放電され始める。従っ
て、この後、出力端子12の出力波形は図２に示すように
“Ｈ”レベルから“Ｌ”レベルに順次低下していく。
ルから“Ｈ”レベルに反転すると、各ＰチャネルＭＯＳ
トランジスタ15、16、17がオフ状態、各ＮチャネルＭＯ
Ｓトランジスタ18、19、20がオン状態にそれぞれ変わ
り、出力端子12はオン状態のＭＯＳトランジスタ18、1
9、20を介して、接地電圧Ｖssに放電され始める。従っ
て、この後、出力端子12の出力波形は図２に示すように
“Ｈ”レベルから“Ｌ”レベルに順次低下していく。
【００２４】このとき、ＮチャネルＭＯＳトランジスタ
18については、ソースと接地電圧Ｖssとの間に抵抗14が
接続されており、そのソース電位は０ＶのＶssよりも例
えばβだけ高くなっている。従って出力信号の電位がＶ
ccから低下してβに到達した後は、このＮチャネルＭＯ
Ｓトランジスタ18によるＶssへの放電経路が無くなり、
２個のＮチャネルＭＯＳトランジスタ19、20のみによっ
て出力端子12の放電が継続して行われ、出力信号波形は
最終的にはＶssの０Ｖまで降下する。
18については、ソースと接地電圧Ｖssとの間に抵抗14が
接続されており、そのソース電位は０ＶのＶssよりも例
えばβだけ高くなっている。従って出力信号の電位がＶ
ccから低下してβに到達した後は、このＮチャネルＭＯ
Ｓトランジスタ18によるＶssへの放電経路が無くなり、
２個のＮチャネルＭＯＳトランジスタ19、20のみによっ
て出力端子12の放電が継続して行われ、出力信号波形は
最終的にはＶssの０Ｖまで降下する。
【００２５】このような構成の出力バッファ回路によれ
ば、入力信号のレベルが変化した直後ではそれぞれ３個
のＰチャネルもしくはＮチャネルのＭＯＳトランジスタ
を並列に介して出力端子が充電もしくは放電されるため
に、出力信号の立ち上がり時間及び立ち下がり時間を高
速にすることができる。しかも、出力端子のレベルがあ
る程度まで上昇もしくは低下した後は、それぞれ３個の
ＭＯＳトランジスタのうちの１個にによる充電もしくは
放電動作が停止し、出力端子に対する電流駆動能力が低
下するため、出力波形には従来のようなアンダーシュー
トやオーバーシュートが発生しなくなる。つまり、出力
端子の充電もしくは放電動作の完了時近辺では、アンダ
ーシュートやオーバーシュートの発生原因である瞬時電
流が抑えられている。
ば、入力信号のレベルが変化した直後ではそれぞれ３個
のＰチャネルもしくはＮチャネルのＭＯＳトランジスタ
を並列に介して出力端子が充電もしくは放電されるため
に、出力信号の立ち上がり時間及び立ち下がり時間を高
速にすることができる。しかも、出力端子のレベルがあ
る程度まで上昇もしくは低下した後は、それぞれ３個の
ＭＯＳトランジスタのうちの１個にによる充電もしくは
放電動作が停止し、出力端子に対する電流駆動能力が低
下するため、出力波形には従来のようなアンダーシュー
トやオーバーシュートが発生しなくなる。つまり、出力
端子の充電もしくは放電動作の完了時近辺では、アンダ
ーシュートやオーバーシュートの発生原因である瞬時電
流が抑えられている。
【００２６】一方、上記実施例回路では、最後まで出力
端子12の充電、放電動作を行うそれぞれ２個のＰチャネ
ル及びＮチャネルＭＯＳトランジスタ16、17、19、20に
おいて、ＰチャネルＭＯＳトランジスタ16のゲートに接
続された配線21と、ＮチャネルＭＯＳトランジスタ19の
ゲートに接続された配線22とは、ＰチャネルＭＯＳトラ
ンジスタ17及びＮチャネルＭＯＳトランジスタ20の各ゲ
ート付近で互いに交差するように設けられている。
端子12の充電、放電動作を行うそれぞれ２個のＰチャネ
ル及びＮチャネルＭＯＳトランジスタ16、17、19、20に
おいて、ＰチャネルＭＯＳトランジスタ16のゲートに接
続された配線21と、ＮチャネルＭＯＳトランジスタ19の
ゲートに接続された配線22とは、ＰチャネルＭＯＳトラ
ンジスタ17及びＮチャネルＭＯＳトランジスタ20の各ゲ
ート付近で互いに交差するように設けられている。
【００２７】図３は上記実施例回路を半導体基板上に集
積化した場合の、上記４個のＭＯＳトランジスタ16、1
7、19、20の部分を抽出して示すパターン平面図であ
る。図において、Ｐ型拡散領域31、32、33はそれぞれ図
１中のＰチャネルＭＯＳトランジスタ16、17のソース、
ドレイン領域であり、同様に、Ｎ型拡散領域34、35、36
はそれぞれＮチャネルＭＯＳトランジスタ19、20のソー
ス、ドレイン領域である。また、電源電圧Ｖcc用のＡｌ
配線37は、上記Ｐ型拡散領域32とコンタクトホールを介
して接続されている。接地電圧Ｖss用のＡｌ配線38は、
上記Ｎ型拡散領域35とコンタクトホールを介して接続さ
れている。また、Ｐ型拡散領域31とＮ型拡散領域34とは
Ａｌ配線39を介して、Ｐ型拡散領域33とＮ型拡散領域36
とはＡｌ配線40を介してそれぞれ接続されており、さら
に両Ａｌ配線39と40とは、図示しないが前記出力端子12
に共通に接続されている。上記Ｐ型拡散領域31、32の相
互間にはポリシリコンゲート配線41が、Ｎ型拡散領域3
5、36の相互間にはポリシリコンゲート配線42がそれぞ
れ設けられており、両ポリシリコンゲート配線41、42は
Ａｌ配線43を介して相互に接続されている。また、上記
Ｐ型拡散領域32、33の相互間にはポリシリコンゲート配
線44が設けられており、このポリシリコンゲート配線44
はそのままＮ型拡散領域34、35の相互間にまで延長して
設けられている。ここで、上記ポリシリコンゲート配線
41、42とＡｌ配線43は図１中の配線21に、ポリシリコン
ゲート配線44は同じく配線22にそれぞれ相当している。
積化した場合の、上記４個のＭＯＳトランジスタ16、1
7、19、20の部分を抽出して示すパターン平面図であ
る。図において、Ｐ型拡散領域31、32、33はそれぞれ図
１中のＰチャネルＭＯＳトランジスタ16、17のソース、
ドレイン領域であり、同様に、Ｎ型拡散領域34、35、36
はそれぞれＮチャネルＭＯＳトランジスタ19、20のソー
ス、ドレイン領域である。また、電源電圧Ｖcc用のＡｌ
配線37は、上記Ｐ型拡散領域32とコンタクトホールを介
して接続されている。接地電圧Ｖss用のＡｌ配線38は、
上記Ｎ型拡散領域35とコンタクトホールを介して接続さ
れている。また、Ｐ型拡散領域31とＮ型拡散領域34とは
Ａｌ配線39を介して、Ｐ型拡散領域33とＮ型拡散領域36
とはＡｌ配線40を介してそれぞれ接続されており、さら
に両Ａｌ配線39と40とは、図示しないが前記出力端子12
に共通に接続されている。上記Ｐ型拡散領域31、32の相
互間にはポリシリコンゲート配線41が、Ｎ型拡散領域3
5、36の相互間にはポリシリコンゲート配線42がそれぞ
れ設けられており、両ポリシリコンゲート配線41、42は
Ａｌ配線43を介して相互に接続されている。また、上記
Ｐ型拡散領域32、33の相互間にはポリシリコンゲート配
線44が設けられており、このポリシリコンゲート配線44
はそのままＮ型拡散領域34、35の相互間にまで延長して
設けられている。ここで、上記ポリシリコンゲート配線
41、42とＡｌ配線43は図１中の配線21に、ポリシリコン
ゲート配線44は同じく配線22にそれぞれ相当している。
【００２８】図３に示されるように、Ｐ型拡散領域31を
ドレイン領域、Ｐ型拡散領域32をソース領域とする前記
ＰチャネルＭＯＳトランジスタ16と、Ｎ型拡散領域36を
ドレイン領域、Ｎ型拡散領域35をソース領域とする前記
ＮチャネルＭＯＳトランジスタ20とは互いに対角状に配
置され、Ｐ型拡散領域33をドレイン領域、Ｐ型拡散領域
32をソース領域とする前記ＰチャネルＭＯＳトランジス
タ17と、Ｎ型拡散領域34をドレイン領域、Ｎ型拡散領域
35をソース領域とする前記ＮチャネルＭＯＳトランジス
タ19とは互いに対角状に配置されている。そして、これ
ら各ＭＯＳトランジスタのゲートを接続する前記配線21
と22は互いに交差するように設けられている。
ドレイン領域、Ｐ型拡散領域32をソース領域とする前記
ＰチャネルＭＯＳトランジスタ16と、Ｎ型拡散領域36を
ドレイン領域、Ｎ型拡散領域35をソース領域とする前記
ＮチャネルＭＯＳトランジスタ20とは互いに対角状に配
置され、Ｐ型拡散領域33をドレイン領域、Ｐ型拡散領域
32をソース領域とする前記ＰチャネルＭＯＳトランジス
タ17と、Ｎ型拡散領域34をドレイン領域、Ｎ型拡散領域
35をソース領域とする前記ＮチャネルＭＯＳトランジス
タ19とは互いに対角状に配置されている。そして、これ
ら各ＭＯＳトランジスタのゲートを接続する前記配線21
と22は互いに交差するように設けられている。
【００２９】このようにゲート配線を交差させて設ける
ことにより、出力信号に発生する不要輻射を従来に比べ
て少なくすることができる。図４は従来及び上記実施例
回路において、出力端子に発生する不要輻射の特性を示
したものであり、（ａ）は従来を、（ｂ）は上記実施例
回路の場合をそれぞれ示している。図から明らかなよう
に、上記実施例回路の場合には周波数が２００〜３００
ＭＨｚの領域で不要輻射のレベルが十分に改善されてい
る。
ことにより、出力信号に発生する不要輻射を従来に比べ
て少なくすることができる。図４は従来及び上記実施例
回路において、出力端子に発生する不要輻射の特性を示
したものであり、（ａ）は従来を、（ｂ）は上記実施例
回路の場合をそれぞれ示している。図から明らかなよう
に、上記実施例回路の場合には周波数が２００〜３００
ＭＨｚの領域で不要輻射のレベルが十分に改善されてい
る。
【００３０】図５はこの発明の出力バッファ回路の第２
の実施例を示している。上記図１に示した第１の実施例
回路では、ＭＯＳトランジスタのスイッチング動作の遅
れにより、入力信号のレベルが変化した直後にＰチャネ
ル側とＮチャネル側のＭＯＳトランジスタが同時にオン
状態となり、ＶccとＶssとの間に貫通電流が流れて消費
電力が増大する恐れがある。
の実施例を示している。上記図１に示した第１の実施例
回路では、ＭＯＳトランジスタのスイッチング動作の遅
れにより、入力信号のレベルが変化した直後にＰチャネ
ル側とＮチャネル側のＭＯＳトランジスタが同時にオン
状態となり、ＶccとＶssとの間に貫通電流が流れて消費
電力が増大する恐れがある。
【００３１】そこで、この図５の実施例回路では、ＭＯ
Ｓトランジスタのスイッチング動作の遅れに基づく貫通
電流の発生を防止するために、第１、第２の入力端子11
Ａ、11Ｂと入力選択回路50を設けるようにしている。な
お、図１と対応するその他の箇所については同じ符号を
付してその説明は省略する。
Ｓトランジスタのスイッチング動作の遅れに基づく貫通
電流の発生を防止するために、第１、第２の入力端子11
Ａ、11Ｂと入力選択回路50を設けるようにしている。な
お、図１と対応するその他の箇所については同じ符号を
付してその説明は省略する。
【００３２】上記入力選択回路50は２入力ＮＡＮＤゲー
ト51、２入力ＮＯＲゲート52及びインバータ53とから構
成されている。上記第１の入力端子11Ａは、上記ＮＡＮ
Ｄゲート51及びＮＯＲゲート52それぞれの一方入力端に
接続されている。第２の入力端子11Ｂは、上記ＮＡＮＤ
ゲート51の他方入力端に上記インバータ52を介して接続
されており、かつ上記ＮＯＲゲート52の他方入力端に直
接に接続されている。そして、上記ＮＡＮＤゲート51の
出力端は前記配線21を介してＭＯＳトランジスタ15、1
6、20の各ゲートに接続され、上記ＮＯＲゲート52の出
力端は前記配線22を介してＭＯＳトランジスタ18、19、
17の各ゲートに接続されている。
ト51、２入力ＮＯＲゲート52及びインバータ53とから構
成されている。上記第１の入力端子11Ａは、上記ＮＡＮ
Ｄゲート51及びＮＯＲゲート52それぞれの一方入力端に
接続されている。第２の入力端子11Ｂは、上記ＮＡＮＤ
ゲート51の他方入力端に上記インバータ52を介して接続
されており、かつ上記ＮＯＲゲート52の他方入力端に直
接に接続されている。そして、上記ＮＡＮＤゲート51の
出力端は前記配線21を介してＭＯＳトランジスタ15、1
6、20の各ゲートに接続され、上記ＮＯＲゲート52の出
力端は前記配線22を介してＭＯＳトランジスタ18、19、
17の各ゲートに接続されている。
【００３３】図６及び図７は、上記図５の実施例回路で
使用されるＮＡＮＤゲート51及びＮＯＲゲート52の詳細
な構成を示している。図６のＮＡＮＤゲート51は、電源
電圧Ｖccと出力端との間にソース・ドレイン間が並列に
接続された２個のＰチャネルＭＯＳトランジスタ61、62
と、上記出力端と接地電圧Ｖssの間にソース・ドレイン
間が直列に接続され、ゲートが上記ＰチャネルＭＯＳト
ランジスタ61、62のゲートとそれぞれ接続された２個の
ＮチャネルＭＯＳトランジスタ63、64とから構成されて
いる。
使用されるＮＡＮＤゲート51及びＮＯＲゲート52の詳細
な構成を示している。図６のＮＡＮＤゲート51は、電源
電圧Ｖccと出力端との間にソース・ドレイン間が並列に
接続された２個のＰチャネルＭＯＳトランジスタ61、62
と、上記出力端と接地電圧Ｖssの間にソース・ドレイン
間が直列に接続され、ゲートが上記ＰチャネルＭＯＳト
ランジスタ61、62のゲートとそれぞれ接続された２個の
ＮチャネルＭＯＳトランジスタ63、64とから構成されて
いる。
【００３４】図７のＮＯＲゲート52は、電源電圧Ｖccと
出力端との間にソース・ドレイン間が直列に接続された
２個のＰチャネルＭＯＳトランジスタ65、66と、上記出
力端と接地電圧Ｖssの間にソース・ドレイン間が並列に
接続され、ゲートが上記ＰチャネルＭＯＳトランジスタ
65、66のゲートとそれぞれ接続された２個のＮチャネル
ＭＯＳトランジスタ67、68とから構成されている。
出力端との間にソース・ドレイン間が直列に接続された
２個のＰチャネルＭＯＳトランジスタ65、66と、上記出
力端と接地電圧Ｖssの間にソース・ドレイン間が並列に
接続され、ゲートが上記ＰチャネルＭＯＳトランジスタ
65、66のゲートとそれぞれ接続された２個のＮチャネル
ＭＯＳトランジスタ67、68とから構成されている。
【００３５】図６に示すＮＡＮＤゲート51は、出力信号
が“Ｌ”レベルから“Ｈ”レベルに変化するときの動作
速度に比べて“Ｈ”レベルから“Ｌ”レベルに変化する
ときの動作速度の方が遅い。その理由は、出力端をＶcc
に充電するときは１個のＭＯＳトランジスタを介して電
流が流れるが、出力端をＶssに放電するときは２個のＭ
ＯＳトランジスタを直列に介して電流が流れるからであ
る。これとは逆に、図７に示すＮＯＲゲート52は、出力
信号が“Ｌ”レベルから“Ｈ”レベルに変化するときの
動作速度に比べて“Ｈ”レベルから“Ｌ”レベルに変化
するときの動作速度の方が速い。その理由は、出力端を
Ｖccに充電するときは２個のＭＯＳトランジスタを直列
に介して電流が流れるが、出力端をＶssに放電するとき
は１個のＭＯＳトランジスタを介して電流が流れるから
である。
が“Ｌ”レベルから“Ｈ”レベルに変化するときの動作
速度に比べて“Ｈ”レベルから“Ｌ”レベルに変化する
ときの動作速度の方が遅い。その理由は、出力端をＶcc
に充電するときは１個のＭＯＳトランジスタを介して電
流が流れるが、出力端をＶssに放電するときは２個のＭ
ＯＳトランジスタを直列に介して電流が流れるからであ
る。これとは逆に、図７に示すＮＯＲゲート52は、出力
信号が“Ｌ”レベルから“Ｈ”レベルに変化するときの
動作速度に比べて“Ｈ”レベルから“Ｌ”レベルに変化
するときの動作速度の方が速い。その理由は、出力端を
Ｖccに充電するときは２個のＭＯＳトランジスタを直列
に介して電流が流れるが、出力端をＶssに放電するとき
は１個のＭＯＳトランジスタを介して電流が流れるから
である。
【００３６】従って、図５の実施例回路において、Ｐチ
ャネルＭＯＳトランジスタ15、16、17がオフ状態からオ
ン状態へ、ＮチャネルＭＯＳトランジスタ18、19、20が
オン状態からオフ状態へそれぞれ変化するような入力信
号が与えられるとき、図６のＮＡＮＤゲート51の出力信
号が“Ｈ”レベルから“Ｌ”レベルに変化する速度に比
べて、図７のＮＯＲゲート52の出力信号が“Ｈ”レベル
から“Ｌ”レベルに変化する速度の方が速くなり、ま
ず、ＮチャネルＭＯＳトランジスタ18、19、20がオフ状
態になった後にＰチャネルＭＯＳトランジスタ15、16、
17がオン状態になる。
ャネルＭＯＳトランジスタ15、16、17がオフ状態からオ
ン状態へ、ＮチャネルＭＯＳトランジスタ18、19、20が
オン状態からオフ状態へそれぞれ変化するような入力信
号が与えられるとき、図６のＮＡＮＤゲート51の出力信
号が“Ｈ”レベルから“Ｌ”レベルに変化する速度に比
べて、図７のＮＯＲゲート52の出力信号が“Ｈ”レベル
から“Ｌ”レベルに変化する速度の方が速くなり、ま
ず、ＮチャネルＭＯＳトランジスタ18、19、20がオフ状
態になった後にＰチャネルＭＯＳトランジスタ15、16、
17がオン状態になる。
【００３７】他方、ＰチャネルＭＯＳトランジスタ15、
16、17がオン状態からオフ状態へ、ＮチャネルＭＯＳト
ランジスタ18、19、20がオフ状態からオン状態へそれぞ
れ変化するような入力信号が与えられるとき、図７のＮ
ＯＲゲート52の出力信号が“Ｌ”レベルから“Ｈ”レベ
ルに変化する速度に比べて、図６のＮＡＮＤゲート51の
出力信号が“Ｌ”レベルから“Ｈ”レベルに変化する速
度の方が速くなり、まず、ＰチャネルＭＯＳトランジス
タ15、16、17がオフ状態になった後にＮチャネルＭＯＳ
トランジスタ18、19、20がオン状態になる。
16、17がオン状態からオフ状態へ、ＮチャネルＭＯＳト
ランジスタ18、19、20がオフ状態からオン状態へそれぞ
れ変化するような入力信号が与えられるとき、図７のＮ
ＯＲゲート52の出力信号が“Ｌ”レベルから“Ｈ”レベ
ルに変化する速度に比べて、図６のＮＡＮＤゲート51の
出力信号が“Ｌ”レベルから“Ｈ”レベルに変化する速
度の方が速くなり、まず、ＰチャネルＭＯＳトランジス
タ15、16、17がオフ状態になった後にＮチャネルＭＯＳ
トランジスタ18、19、20がオン状態になる。
【００３８】従って、この実施例回路では、ＭＯＳトラ
ンジスタのスイッチング動作の遅れに基づくＶcc、Ｖss
間の貫通電流の発生を防止することができる。図８はこ
の発明の出力バッファ回路の第３の実施例を示してい
る。この出力バッファ回路は半導体集積回路内に形成さ
れており、信号入力端子11、信号出力端子12、２個の抵
抗13、14、３個のＰチャネルのＭＩＳトランジスタ、例
えばＭＯＳトランジスタ15、16、23及び３個のＮチャネ
ルのＭＩＳトランジスタ、例えばＭＯＳトランジスタ1
8、19、24及び複数個のインバータ61で構成されてい
る。
ンジスタのスイッチング動作の遅れに基づくＶcc、Ｖss
間の貫通電流の発生を防止することができる。図８はこ
の発明の出力バッファ回路の第３の実施例を示してい
る。この出力バッファ回路は半導体集積回路内に形成さ
れており、信号入力端子11、信号出力端子12、２個の抵
抗13、14、３個のＰチャネルのＭＩＳトランジスタ、例
えばＭＯＳトランジスタ15、16、23及び３個のＮチャネ
ルのＭＩＳトランジスタ、例えばＭＯＳトランジスタ1
8、19、24及び複数個のインバータ61で構成されてい
る。
【００３９】上記両抵抗13、14は第１の実施例回路の場
合と同様に、例えば多結晶シリコン抵抗、金属抵抗、コ
ンタクト抵抗等で構成されている。そして、上記一方の
抵抗13の一端は５Ｖの電源電圧ＶCCに接続され、他方の
抵抗14の一端は０Ｖの接地電圧ＶSSに接続されている。
合と同様に、例えば多結晶シリコン抵抗、金属抵抗、コ
ンタクト抵抗等で構成されている。そして、上記一方の
抵抗13の一端は５Ｖの電源電圧ＶCCに接続され、他方の
抵抗14の一端は０Ｖの接地電圧ＶSSに接続されている。
【００４０】上記ＰチャネルＭＯＳトランジスタ15のソ
ースは上記一方の抵抗13の他端に接続され、ドレインは
信号出力端子12に接続されている。上記ＮチャネルＭＯ
Ｓトランジスタ18のソースは上記他方の抵抗14の他端に
接続され、ドレインは上記信号出力端子12に接続されて
いる。
ースは上記一方の抵抗13の他端に接続され、ドレインは
信号出力端子12に接続されている。上記ＮチャネルＭＯ
Ｓトランジスタ18のソースは上記他方の抵抗14の他端に
接続され、ドレインは上記信号出力端子12に接続されて
いる。
【００４１】上記ＰチャネルＭＯＳトランジスタ16、23
の各ソース・ドレイン間は電源電圧ＶCCと信号出力端子
12との間に直列に接続されている。上記ＮチャネルＭＯ
Ｓトランジスタ17、24の各ソース・ドレイン間は接地電
圧Ｖssと信号出力端子12との間に直列に接続されてい
る。
の各ソース・ドレイン間は電源電圧ＶCCと信号出力端子
12との間に直列に接続されている。上記ＮチャネルＭＯ
Ｓトランジスタ17、24の各ソース・ドレイン間は接地電
圧Ｖssと信号出力端子12との間に直列に接続されてい
る。
【００４２】また、ｎ個のインバータ61が多段接続され
て遅延回路62が構成され、この遅延回路62内の初段のイ
ンバータ61の入力端は信号入力端子11に接続され、終段
のインバータ61の出力端は上記ＭＯＳトランジスタ15、
16の各ゲートに接続されている。さらに（ｎ＋２）個の
インバータ61が多段接続されて遅延回路63が構成され、
この遅延回路63内の初段のインバータ61の入力端は信号
入力端子11に接続され、終段のインバータ61の出力端は
上記ＭＯＳトランジスタ18、17の各ゲートに接続されて
いる。また、上記ＭＯＳトランジスタ23、24の各ゲート
は信号出力端子12に接続されている。
て遅延回路62が構成され、この遅延回路62内の初段のイ
ンバータ61の入力端は信号入力端子11に接続され、終段
のインバータ61の出力端は上記ＭＯＳトランジスタ15、
16の各ゲートに接続されている。さらに（ｎ＋２）個の
インバータ61が多段接続されて遅延回路63が構成され、
この遅延回路63内の初段のインバータ61の入力端は信号
入力端子11に接続され、終段のインバータ61の出力端は
上記ＭＯＳトランジスタ18、17の各ゲートに接続されて
いる。また、上記ＭＯＳトランジスタ23、24の各ゲート
は信号出力端子12に接続されている。
【００４３】ここで、上記ＰチャネルＭＯＳトランジス
タ15と、直列接続された２個のＰチャネルＭＯＳトラン
ジスタ16、23とからなる電流駆動能力は図９の従来回路
における１個のＰチャネルＭＯＳトランジスタ91のそれ
と同等にされており、同様にＮチャネルＭＯＳトランジ
スタ18と、直列接続された２個のＮチャネルＭＯＳトラ
ンジスタ17、24とからなる電流駆動能力は図９の従来回
路における１個のＮチャネルＭＯＳトランジスタ92のそ
れと同等にされている。
タ15と、直列接続された２個のＰチャネルＭＯＳトラン
ジスタ16、23とからなる電流駆動能力は図９の従来回路
における１個のＰチャネルＭＯＳトランジスタ91のそれ
と同等にされており、同様にＮチャネルＭＯＳトランジ
スタ18と、直列接続された２個のＮチャネルＭＯＳトラ
ンジスタ17、24とからなる電流駆動能力は図９の従来回
路における１個のＮチャネルＭＯＳトランジスタ92のそ
れと同等にされている。
【００４４】このような構成の出力バッファ回路におい
て、入力信号が“Ｈ”レベルで出力信号が“Ｌ”レベル
の状態から、入力信号が“Ｌ”レベルに反転すると、各
ＰチャネルＭＯＳトランジスタ15、16がオン状態にな
る。一方、ＰチャネルＭＯＳトランジスタ23は、出力信
号がまだ“Ｌ”レベルなっているためにオン状態であ
る。従って、入力信号が“Ｌ”レベルに反転した直後で
は、オン状態になったＭＯＳトランジスタ15及び直列接
続されている２個のＰチャネルＭＯＳトランジスタ16、
23を並列に介して出力端子12が電源電圧Ｖccにより充電
され始める。この後、出力信号がＶccに対してＰチャネ
ルＭＯＳトランジスタの閾値電圧の絶対値｜ＶthＰ｜だ
け低い電位に達すると、ＰチャネルＭＯＳトランジスタ
23がオフ状態になり、ＭＯＳトランジスタ23、16による
充電経路が無くなり、１個のＰチャネルＭＯＳトランジ
スタ15によって出力端子12の充電が継続して行われる。
て、入力信号が“Ｈ”レベルで出力信号が“Ｌ”レベル
の状態から、入力信号が“Ｌ”レベルに反転すると、各
ＰチャネルＭＯＳトランジスタ15、16がオン状態にな
る。一方、ＰチャネルＭＯＳトランジスタ23は、出力信
号がまだ“Ｌ”レベルなっているためにオン状態であ
る。従って、入力信号が“Ｌ”レベルに反転した直後で
は、オン状態になったＭＯＳトランジスタ15及び直列接
続されている２個のＰチャネルＭＯＳトランジスタ16、
23を並列に介して出力端子12が電源電圧Ｖccにより充電
され始める。この後、出力信号がＶccに対してＰチャネ
ルＭＯＳトランジスタの閾値電圧の絶対値｜ＶthＰ｜だ
け低い電位に達すると、ＰチャネルＭＯＳトランジスタ
23がオフ状態になり、ＭＯＳトランジスタ23、16による
充電経路が無くなり、１個のＰチャネルＭＯＳトランジ
スタ15によって出力端子12の充電が継続して行われる。
【００４５】一方、上記とは逆に入力信号が“Ｌ”レベ
ルから“Ｈ”レベルに反転すると、各ＮチャネルＭＯＳ
トランジスタ18、17がオン状態になる。一方、Ｎチャネ
ルＭＯＳトランジスタ24は、出力信号がまだ“Ｈ”レベ
ルなっているためにオン状態である。従って、入力信号
が“Ｈ”レベルに反転した直後では、オン状態になった
ＭＯＳトランジスタ18及び直列接続されている２個のＮ
チャネルＭＯＳトランジスタ17、24を並列に介して出力
端子12が接地電圧ＶSSに向かって放電され始める。この
後、出力信号がＮチャネルＭＯＳトランジスタの閾値電
圧ＶthＮよりも低下すると、ＮチャネルＭＯＳトランジ
スタ24がオフ状態になり、ＭＯＳトランジスタ17、24に
よる放電経路が無くなり、１個のＮチャネルＭＯＳトラ
ンジスタ18によって出力端子12の放電が継続して行われ
る。
ルから“Ｈ”レベルに反転すると、各ＮチャネルＭＯＳ
トランジスタ18、17がオン状態になる。一方、Ｎチャネ
ルＭＯＳトランジスタ24は、出力信号がまだ“Ｈ”レベ
ルなっているためにオン状態である。従って、入力信号
が“Ｈ”レベルに反転した直後では、オン状態になった
ＭＯＳトランジスタ18及び直列接続されている２個のＮ
チャネルＭＯＳトランジスタ17、24を並列に介して出力
端子12が接地電圧ＶSSに向かって放電され始める。この
後、出力信号がＮチャネルＭＯＳトランジスタの閾値電
圧ＶthＮよりも低下すると、ＮチャネルＭＯＳトランジ
スタ24がオフ状態になり、ＭＯＳトランジスタ17、24に
よる放電経路が無くなり、１個のＮチャネルＭＯＳトラ
ンジスタ18によって出力端子12の放電が継続して行われ
る。
【００４６】このような構成の出力バッファ回路によれ
ば、入力信号のレベルが変化した直後ではそれぞれ２つ
の経路を並列に介して出力端子が充電もしくは放電され
るために、出力信号の立ち上がり時間及び立ち下がり時
間を高速にすることができる。しかも、出力端子のレベ
ルがある程度まで上昇もしくは低下した後は、それぞれ
一方の経路による充電もしくは放電動作が停止し、出力
端子に対する電流駆動能力が低下するため、出力波形に
は従来のようなアンダーシュートやオーバーシュートが
発生しなくなる。
ば、入力信号のレベルが変化した直後ではそれぞれ２つ
の経路を並列に介して出力端子が充電もしくは放電され
るために、出力信号の立ち上がり時間及び立ち下がり時
間を高速にすることができる。しかも、出力端子のレベ
ルがある程度まで上昇もしくは低下した後は、それぞれ
一方の経路による充電もしくは放電動作が停止し、出力
端子に対する電流駆動能力が低下するため、出力波形に
は従来のようなアンダーシュートやオーバーシュートが
発生しなくなる。
【００４７】しかもこの実施例回路では、図１の実施例
回路の場合と同様に、ＰチャネルＭＯＳトランジスタ15
のソースとＶccとの間及びＮチャネルＭＯＳトランジス
タ18のソースとＶSSとの間に抵抗13、14がそれぞれ接続
されている。このため、出力端子12を充放電している際
に、ＭＯＳトランジスタ16、23からなる充電経路もしく
はＭＯＳトランジスタ17、24からなる充電経路が切れ、
ＭＯＳトランジスタ15もしくは18を介して充放電が行わ
れている途中で、図１の場合と同様に抵抗13、14がの作
用により充放電動作がさらに抑制されるため、アンダー
シュートやオーバーシュートの発生がさらに抑えられ
る。
回路の場合と同様に、ＰチャネルＭＯＳトランジスタ15
のソースとＶccとの間及びＮチャネルＭＯＳトランジス
タ18のソースとＶSSとの間に抵抗13、14がそれぞれ接続
されている。このため、出力端子12を充放電している際
に、ＭＯＳトランジスタ16、23からなる充電経路もしく
はＭＯＳトランジスタ17、24からなる充電経路が切れ、
ＭＯＳトランジスタ15もしくは18を介して充放電が行わ
れている途中で、図１の場合と同様に抵抗13、14がの作
用により充放電動作がさらに抑制されるため、アンダー
シュートやオーバーシュートの発生がさらに抑えられ
る。
【００４８】また、この実施例では、遅延回路62に設け
られたインバータ61の数に比べて遅延回路63に設けられ
たインバータ61の数の方が多いため、入力信号のレベル
が変化したときに遅延回路62の出力信号のレベルが変化
した後に遅延回路63の出力信号のレベルが変化するた
め、図５の実施例回路の場合と同様に、ＭＯＳトランジ
スタのスイッチング動作の遅れに基づくＶcc、Ｖss間の
貫通電流の発生を防止することができる。
られたインバータ61の数に比べて遅延回路63に設けられ
たインバータ61の数の方が多いため、入力信号のレベル
が変化したときに遅延回路62の出力信号のレベルが変化
した後に遅延回路63の出力信号のレベルが変化するた
め、図５の実施例回路の場合と同様に、ＭＯＳトランジ
スタのスイッチング動作の遅れに基づくＶcc、Ｖss間の
貫通電流の発生を防止することができる。
【００４９】
【発明の効果】以上説明したようにこの発明によれば、
動作速度を低下させずに、電源電圧配線や接地電圧配線
におけるノイズの発生を防止することができる。
動作速度を低下させずに、電源電圧配線や接地電圧配線
におけるノイズの発生を防止することができる。
【図１】この発明に係る出力バッファ回路の第１の実施
例の回路図。
例の回路図。
【図２】第１の実施例回路の入出力信号波形図。
【図３】第１の実施例回路の一部のパターン平面図。
【図４】第１の実施例回路及び従来回路の不要輻射を比
較して示す特性図。
較して示す特性図。
【図５】この発明に係る出力バッファ回路の第２の実施
例の回路図。
例の回路図。
【図６】上記第２の実施例回路で使用されるＮＡＮＤゲ
ートの回路図。
ートの回路図。
【図７】上記第２の実施例回路で使用されるＮＯＲゲー
トの回路図。
トの回路図。
【図８】この発明に係る出力バッファ回路の第３の実施
例の回路図。
例の回路図。
【図９】従来の出力バッファ回路の回路図。
【図１０】図９の従来回路の入出力信号波形図。
11…信号入力端子、11Ａ…第１の入力端子、11Ｂ…第２
の入力端子、12…信号出力端子、13，14…抵抗、15，1
6，17，23…ＰチャネルＭＯＳトランジスタ、18，19，2
0，24…ＮチャネルＭＯＳトランジスタ、21，22…配
線、50…入力選択回路、51…２入力ＮＡＮＤゲート、52
…２入力ＮＯＲゲート、53，61…インバータ、62，63…
遅延回路。
の入力端子、12…信号出力端子、13，14…抵抗、15，1
6，17，23…ＰチャネルＭＯＳトランジスタ、18，19，2
0，24…ＮチャネルＭＯＳトランジスタ、21，22…配
線、50…入力選択回路、51…２入力ＮＡＮＤゲート、52
…２入力ＮＯＲゲート、53，61…インバータ、62，63…
遅延回路。
フロントページの続き (72)発明者 横山 正成 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/0175
Claims (3)
- 【請求項１】 一端が第１の電圧に接続された第１の抵
抗手段と、 ソース、ドレイン間の電流通路の一端が上記第１の抵抗
手段の他端に接続され、他端が信号出力端子に接続され
た第１チャネル型の第１のＭＩＳトランジスタと、 一端が第２の電圧に接続された第２の抵抗手段と、 ソース、ドレイン間の電流通路の一端が上記第２の抵抗
手段の他端に接続され、他端が上記信号出力端子に接続
された第２チャネル型の第２のＭＩＳトランジスタと、 ソース、ドレイン間の電流通路の一端が上記第１の電圧
に接続され、他端が上記出力端子に接続された第１チャ
ネル型の第３のＭＩＳトランジスタと、 ソース、ドレイン間の電流通路の一端が上記第２の電圧
に接続され、他端が上記信号出力端子に接続された第２
チャネル型の第４のＭＩＳトランジスタと、 ソース、ドレイン間の電流通路の一端が上記第１の電圧
に接続され、他端が上記信号出力端子に接続された第１
チャネル型の第５のＭＩＳトランジスタと、 ソース、ドレイン間の電流通路の一端が上記第２の電圧
に接続され、他端が上記信号出力端子に接続された第２
チャネル型の第６のＭＩＳトランジスタとを具備し、 上記第３及び第６のＭＩＳトランジスタが半導体基板上
で互いに対角状に配置され、かつ上記第１、第３及び第
６のＭＩＳトランジスタの各ゲートが共通の配線を介し
て信号入力端子に接続され、 上記第４及び第５のＭＩＳトランジスタが上記基板上で
互いに対角状に配置され、かつ上記第２、第４及び第５
のＭＩＳトランジスタの各ゲートが共通の配線を介して
上記信号入力端子に接続されてなることを特徴とする出
力バッファ回路。 - 【請求項２】 一端が第１の電圧に接続された第１の抵
抗手段と、 ソース、ドレイン間の電流通路の一端が上記第１の抵抗
手段の他端に接続され、他端が信号出力端子に接続され
た第１チャネル型の第１のＭＩＳトランジスタと、 一端が第２の電圧に接続された第２の抵抗手段と、 ソース、ドレイン間の電流通路の一端が上記第２の抵抗
手段の他端に接続され、他端が上記信号出力端子に接続
された第２チャネル型の第２のＭＩＳトランジスタと、 ソース、ドレイン間の電流通路の一端が上記第１の電圧
に接続され、他端が上記出力端子に接続された第１チャ
ネル型の第３のＭＩＳトランジスタと、 ソース、ドレイン間の電流通路の一端が上記第２の電圧
に接続され、他端が上記信号出力端子に接続された第２
チャネル型の第４のＭＩＳトランジスタと、 ソース、ドレイン間の電流通路の一端が上記第１の電圧
に接続され、他端が上記信号出力端子に接続された第１
チャネル型の第５のＭＩＳトランジスタと、 ソース、ドレイン間の電流通路の一端が上記第２の電圧
に接続され、他端が上記信号出力端子に接続された第２
チャネル型の第６のＭＩＳトランジスタと、 入力信号を受ける第１の論理回路と、 入力信号を受け、上記第１の論理回路とは動作速度が異
なる第２の論理回路とを具備し、 上記第３及び第６のＭＩＳトランジスタが半導体基板上
で互いに対角状に配置され、かつ上記第１、第３及び第
６のＭＩＳトランジスタの各ゲートには共通の配線を介
して上記第１の論理回路の出力信号が供給され、 上記第４及び第５のＭＩＳトランジスタが上記基板上で
互いに対角状に配置され、かつ上記第２、第４及び第５
のＭＩＳトランジスタの各ゲートには共通の配線を介し
て上記第２の論理回路の出力信号が供給されてなること
を特徴とする出力バッファ回路。 - 【請求項３】 一端が第１の電圧に接続された第１の抵
抗手段と、 ソース、ドレイン間の電流通路の一端が上記第１の抵抗
手段の他端に接続され、他端が信号出力端子に接続され
た第１チャネル型の第１のＭＩＳトランジスタと、 一端が第２の電圧に接続された第２の抵抗手段と、 ソース、ドレイン間の電流通路の一端が上記第２の抵抗
手段の他端に接続され、他端が上記信号出力端子に接続
された第２チャネル型の第２のＭＩＳトランジスタと、 ソース、ドレイン間の電流通路が上記第１の電圧と上記
出力端子との間に直列接続された第１チャネル型の第
３、第４のＭＩＳトランジスタと、 ソース、ドレイン間の電流通路が上記第２の電圧と上記
出力端子との間に直列接続された第２チャネル型の第
５、第６のＭＩＳトランジスタと、 入力信号を遅延する第１の遅延回路と、 入力信号を受け、上記第１の遅延回路とは信号遅延時間
が異なる第２の遅延回路とを具備し、 上記第１及び第３もしくは第４のＭＩＳトランジスタの
各ゲートには上記第１の遅延回路の出力信号が供給さ
れ、 第４もしくは第３のＭＩＳトランジスタのゲートには上
記信号出力端子の信号が供給され、 上記第２及び第５もしくは第６のＭＩＳトランジスタの
各ゲートには上記第２の遅延回路の出力信号が供給さ
れ、 第６もしくは第５のＭＩＳトランジスタのゲートには上
記信号出力端子の信号が供給されてなることを特徴とす
る出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30658993A JP3190191B2 (ja) | 1993-12-07 | 1993-12-07 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30658993A JP3190191B2 (ja) | 1993-12-07 | 1993-12-07 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07162284A JPH07162284A (ja) | 1995-06-23 |
| JP3190191B2 true JP3190191B2 (ja) | 2001-07-23 |
Family
ID=17958892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30658993A Expired - Fee Related JP3190191B2 (ja) | 1993-12-07 | 1993-12-07 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3190191B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3511355B2 (ja) | 1997-09-18 | 2004-03-29 | 沖電気工業株式会社 | 出力回路 |
| JP3216126B2 (ja) | 1999-01-29 | 2001-10-09 | 日本電気株式会社 | 過渡電流生成方法、過渡電流生成回路、半導体集積回路及び論理回路 |
| CN106130535B (zh) * | 2016-08-12 | 2023-06-02 | 深圳市蓝狮微电子有限公司 | 基于反相器的本振驱动电路 |
| CN107528569B (zh) * | 2017-10-25 | 2024-03-08 | 上海伟世通汽车电子系统有限公司 | 一种时序可控供电电路 |
-
1993
- 1993-12-07 JP JP30658993A patent/JP3190191B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH07162284A (ja) | 1995-06-23 |
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