JP2924465B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2924465B2 JP2924465B2 JP4173925A JP17392592A JP2924465B2 JP 2924465 B2 JP2924465 B2 JP 2924465B2 JP 4173925 A JP4173925 A JP 4173925A JP 17392592 A JP17392592 A JP 17392592A JP 2924465 B2 JP2924465 B2 JP 2924465B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に、ＭＯＳトランジスタとバイポーラトランジスタと
を同一基板上に集積したＢｉ−ＭＯＳ論理回路を備え、
所謂ＥＣＬレベルとＴＴＬレベルとを混在させた半導体
集積回路に関するものである。
特に、ＭＯＳトランジスタとバイポーラトランジスタと
を同一基板上に集積したＢｉ−ＭＯＳ論理回路を備え、
所謂ＥＣＬレベルとＴＴＬレベルとを混在させた半導体
集積回路に関するものである。
【０００２】
【従来の技術】Ｂｉ−ＭＯＳ論理回路の高速化により、
その動作速度は従来ＥＣＬ論理回路が利用されていた領
域に達している。これに伴い、これまでＥＣＬ論理回路
を利用していた部分を消費電力の低いＢｉ−ＭＯＳ論理
回路でおきかえるという手法が、多く用いられている。
その場合、システム内に存在する他のＥＣＬ論理回路と
の接続を実現させるために、Ｂｉ−ＭＯＳ論理回路にお
けるＥＣＬレベルへの適合が必要となる。Ｂｉ−ＭＯＳ
論理回路はチップ上にバイパーラトランジスタや抵抗を
有しているので、ＥＣＬ論理回路と同等な手法により基
準電圧発生回路や定電流発生回路を容易に構成すること
が可能である。
その動作速度は従来ＥＣＬ論理回路が利用されていた領
域に達している。これに伴い、これまでＥＣＬ論理回路
を利用していた部分を消費電力の低いＢｉ−ＭＯＳ論理
回路でおきかえるという手法が、多く用いられている。
その場合、システム内に存在する他のＥＣＬ論理回路と
の接続を実現させるために、Ｂｉ−ＭＯＳ論理回路にお
けるＥＣＬレベルへの適合が必要となる。Ｂｉ−ＭＯＳ
論理回路はチップ上にバイパーラトランジスタや抵抗を
有しているので、ＥＣＬ論理回路と同等な手法により基
準電圧発生回路や定電流発生回路を容易に構成すること
が可能である。
【０００３】しかし、ＥＣＬレベルとＴＴＬレベルとを
同一チップ上に混在させた場合、ＴＴＬ出力回路の同時
動作に起因するノイズの、ＥＣＬ入出力回路への影響と
いう問題がある。すなわち、通常３Ｖ程度の論理振幅を
持つＴＴＬ出力回路が同時動作した場合、以下に示すノ
イズが電源電位や接地電位に発生する。
同一チップ上に混在させた場合、ＴＴＬ出力回路の同時
動作に起因するノイズの、ＥＣＬ入出力回路への影響と
いう問題がある。すなわち、通常３Ｖ程度の論理振幅を
持つＴＴＬ出力回路が同時動作した場合、以下に示すノ
イズが電源電位や接地電位に発生する。
【０００４】 ΔＶ ＝ ΣＬ×Ｎ×（ｄｉ／ｄｔ） ［Ｖ］ ここで、ΣＬはチップ内電源系配線，ボンディングワイ
ヤおよびＬＳＩパッケージ内配線のインダクタンス成分
の和、ＮはＴＴＬ出力回路の同時動作数、ｄｉ／ｄｔは
ＴＴＬ出力回路１個の微小時間における電流変化を表わ
す。例えば、８ｍＡ／ｎｓｅｃの駆動能力をもつＴＴＬ
出力回路が１６本同時動作し、インダクタンス成分の和
が１０ｎＨとすると、 ΔＶ ＝ １０×１０-9×１６×８×１０9 Ｈ・ｍＡ／ｓｅｃ ＝ １．２８Ｖ というノイズが発生することになる。一般的に、ＥＣＬ
論理回路の論理振幅は０．７〜０．８Ｖであるので、上
記の様なノイズが発生した場合、ＥＣＬ入力回路の誤動
作やＥＣＬ出力回路のレベル変動による他のＥＣＬ論理
回路の誤動作を引き起こす可能性が高くなる。
ヤおよびＬＳＩパッケージ内配線のインダクタンス成分
の和、ＮはＴＴＬ出力回路の同時動作数、ｄｉ／ｄｔは
ＴＴＬ出力回路１個の微小時間における電流変化を表わ
す。例えば、８ｍＡ／ｎｓｅｃの駆動能力をもつＴＴＬ
出力回路が１６本同時動作し、インダクタンス成分の和
が１０ｎＨとすると、 ΔＶ ＝ １０×１０-9×１６×８×１０9 Ｈ・ｍＡ／ｓｅｃ ＝ １．２８Ｖ というノイズが発生することになる。一般的に、ＥＣＬ
論理回路の論理振幅は０．７〜０．８Ｖであるので、上
記の様なノイズが発生した場合、ＥＣＬ入力回路の誤動
作やＥＣＬ出力回路のレベル変動による他のＥＣＬ論理
回路の誤動作を引き起こす可能性が高くなる。
【０００５】図３に、一般的なＥＣＬ入力回路として、
カレントスイッチ回路１と基準電圧発生回路２とを組み
合せた例を示す。又、図４にＴＴＬ出力回路の出力立ち
下がり波形，ＴＴＬ出力回路の電流波形および接地電位
波形を示す。いま、ＴＴＬ出力回路の出力立ち下がり同
時動作の場合、図４の最下段に示す様なノイズが、図３
中の接地線（電位ＧＮＤ）３にのるので、バイポーラト
ランジスタＱ1 ，Ｑ2よって構成されたカレントスイッ
チ回路１の基準電位、すなわちバイポーラトランジスタ
Ｑ2 のベース電位ＶB2が変動する。このため入力端子４
への入力信号ＩＮ1 によって決まるバイポーラトランジ
スタＱ1 のベース電位ＶB1との間で論理の反転が引き起
こされることがある。特に、高速化されたＢｉ−ＭＯＳ
論理回路に使用されているバイポーラトランジスタの遮
断周波数ｆT は８〜１０ＧＨｚと高いので、上記のｄｉ
／ｄｔが大きくなり、その結果、ＴＴＬ出力回路の同時
動作によって発生するノイズの影響が極めて大きくな
る。
カレントスイッチ回路１と基準電圧発生回路２とを組み
合せた例を示す。又、図４にＴＴＬ出力回路の出力立ち
下がり波形，ＴＴＬ出力回路の電流波形および接地電位
波形を示す。いま、ＴＴＬ出力回路の出力立ち下がり同
時動作の場合、図４の最下段に示す様なノイズが、図３
中の接地線（電位ＧＮＤ）３にのるので、バイポーラト
ランジスタＱ1 ，Ｑ2よって構成されたカレントスイッ
チ回路１の基準電位、すなわちバイポーラトランジスタ
Ｑ2 のベース電位ＶB2が変動する。このため入力端子４
への入力信号ＩＮ1 によって決まるバイポーラトランジ
スタＱ1 のベース電位ＶB1との間で論理の反転が引き起
こされることがある。特に、高速化されたＢｉ−ＭＯＳ
論理回路に使用されているバイポーラトランジスタの遮
断周波数ｆT は８〜１０ＧＨｚと高いので、上記のｄｉ
／ｄｔが大きくなり、その結果、ＴＴＬ出力回路の同時
動作によって発生するノイズの影響が極めて大きくな
る。
【０００６】これに対する対策としては、従来、ＴＴＬ
出力回路とＥＣＬ入力回路とをある程度離して配置する
ことが行われている。或いは、チップの上下辺をＥＣＬ
入出力回路用とし、左右辺をＴＴＬ入出力回路用として
チップの各辺毎に分離して配置することが行われてい
る。更には、同時動作の対象となるＴＴＬ出力回路の駆
動能力を低下させることなどが実施されてきた。
出力回路とＥＣＬ入力回路とをある程度離して配置する
ことが行われている。或いは、チップの上下辺をＥＣＬ
入出力回路用とし、左右辺をＴＴＬ入出力回路用として
チップの各辺毎に分離して配置することが行われてい
る。更には、同時動作の対象となるＴＴＬ出力回路の駆
動能力を低下させることなどが実施されてきた。
【０００７】
【発明が解決しようとする課題】前述した従来の半導体
集積回路におけるノイズ対策はいずれも、いくつかのデ
ィメリットを伴っている。以下にその説明を行う。
集積回路におけるノイズ対策はいずれも、いくつかのデ
ィメリットを伴っている。以下にその説明を行う。
【０００８】まず、ＴＴＬ出力回路とＥＣＬ入力回路と
をある程度離して配置する方法、あるいはチップの上下
辺をＥＣＬ入出力回路用とし左右辺をＴＴＬ入出力回路
用としてチップの各辺毎に分離して配置する方法は、回
路設計あるいはボード設計に極めて厳しい制限を加える
ものである。例えば、同時動作の対象となるＴＴＬ出力
回路群は１６ビットあるいは３２ビットなどのデータバ
スに接続されている場合が多いので、ボード設計上も極
力近傍に配置することが望まれる。
をある程度離して配置する方法、あるいはチップの上下
辺をＥＣＬ入出力回路用とし左右辺をＴＴＬ入出力回路
用としてチップの各辺毎に分離して配置する方法は、回
路設計あるいはボード設計に極めて厳しい制限を加える
ものである。例えば、同時動作の対象となるＴＴＬ出力
回路群は１６ビットあるいは３２ビットなどのデータバ
スに接続されている場合が多いので、ボード設計上も極
力近傍に配置することが望まれる。
【０００９】また、同時動作の対象となるＴＴＬ出力回
路の駆動能力を低下させる方法では、同時に出力回路の
遅延時間が悪化するので、高速化されたＢｉ−ＭＯＳ論
理回路の利点を損なってしまう。
路の駆動能力を低下させる方法では、同時に出力回路の
遅延時間が悪化するので、高速化されたＢｉ−ＭＯＳ論
理回路の利点を損なってしまう。
【００１０】本発明は、上述のような従来の半導体集積
回路の問題点に鑑みてなされたものであって、ＴＴＬ出
力回路の遅延時間やチップの回路設計あるいはレイアウ
ト設計の自由度を犠牲にすることなく、電源ノイズによ
るＥＣＬ入力回路での誤動作の発生を抑制することので
きる半導体集積回路を提供することを目的とする。
回路の問題点に鑑みてなされたものであって、ＴＴＬ出
力回路の遅延時間やチップの回路設計あるいはレイアウ
ト設計の自由度を犠牲にすることなく、電源ノイズによ
るＥＣＬ入力回路での誤動作の発生を抑制することので
きる半導体集積回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明の半導体集積回路
は、ＭＯＳトランジスタとバイポーラトランジスタとを
同一基板上に集積したＢｉ−ＭＯＳ構成で、ＥＣＬレベ
ルで動作する回路とＴＴＬレベルで動作する回路とを混
在させた半導体集積回路において、集積回路の外部へ出
力すべき第１の信号を共通に入力して個別に同時に同一
方向へ状態を遷移させるＴＴＬ構成の複数の出力回路
と、前記第１の信号とは異なる第２の信号を入力して信
号処理を行う、前記出力回路とは信号系統の異なるＥＣ
Ｌ構成の入力回路とを少なくとも有し、前記出力回路へ
入力される第１の信号と各各の出力回路からの出力信号
のうちの一つの出力信号との排他的論理和により、前記
複数の出力回路が同時に状態遷移の過渡状態にあるか又
は定常状態にあるかを検出する手段と、前記入力回路の
スイッチ部を構成するバイパーラトランジスタの少なく
とも一方のバイポーラトランジスタに対して設けられ
て、そのトランジスタの遮断状態にあるときのベース電
位を、前記出力回路の状態を検出する手段からの排他的
論理和信号に基づいて、前記出力回路が定常状態にある
ときは所定の第１の電位に、前記出力回路が状態遷移の
過渡状態にあるときは前記第１の電位より低位の第２の
電位に切り替える手段とを備えている。
は、ＭＯＳトランジスタとバイポーラトランジスタとを
同一基板上に集積したＢｉ−ＭＯＳ構成で、ＥＣＬレベ
ルで動作する回路とＴＴＬレベルで動作する回路とを混
在させた半導体集積回路において、集積回路の外部へ出
力すべき第１の信号を共通に入力して個別に同時に同一
方向へ状態を遷移させるＴＴＬ構成の複数の出力回路
と、前記第１の信号とは異なる第２の信号を入力して信
号処理を行う、前記出力回路とは信号系統の異なるＥＣ
Ｌ構成の入力回路とを少なくとも有し、前記出力回路へ
入力される第１の信号と各各の出力回路からの出力信号
のうちの一つの出力信号との排他的論理和により、前記
複数の出力回路が同時に状態遷移の過渡状態にあるか又
は定常状態にあるかを検出する手段と、前記入力回路の
スイッチ部を構成するバイパーラトランジスタの少なく
とも一方のバイポーラトランジスタに対して設けられ
て、そのトランジスタの遮断状態にあるときのベース電
位を、前記出力回路の状態を検出する手段からの排他的
論理和信号に基づいて、前記出力回路が定常状態にある
ときは所定の第１の電位に、前記出力回路が状態遷移の
過渡状態にあるときは前記第１の電位より低位の第２の
電位に切り替える手段とを備えている。
【００１２】
【実施例】次に、本発明の好適な実施例について、図面
を参照して説明する。図１は、本発明の第１の実施例に
おけるＴＴＬ出力回路群およびＥＣＬ入力回路部が集積
された部分の回路図である。本実施例では、同時動作Ｔ
ＴＬ出力回路５ａ，…，５ｅに対する入力信号ＩＮ
2 と、同時動作ＴＴＬ出力回路群の内の１つのＴＴＬ出
力回路５ｅを双方向回路として構成することによりＴＴ
Ｌ同時動作出力回路５ａ，…，５ｅの同時動作完了（ハ
イレベルからロウレベルへの遷移終了）を検知して内部
回路に取り込んだ同時動作終了信号Ｃ1 の排他的論理和
をとる。その排他的論理和信号ＥＸと、対象となるＥＣ
Ｌ入力回路６の出力信号ＯＵＴとを、ＡＮＤゲート７を
通して制御回路８の制御信号Ｃ2 として取り出す。
を参照して説明する。図１は、本発明の第１の実施例に
おけるＴＴＬ出力回路群およびＥＣＬ入力回路部が集積
された部分の回路図である。本実施例では、同時動作Ｔ
ＴＬ出力回路５ａ，…，５ｅに対する入力信号ＩＮ
2 と、同時動作ＴＴＬ出力回路群の内の１つのＴＴＬ出
力回路５ｅを双方向回路として構成することによりＴＴ
Ｌ同時動作出力回路５ａ，…，５ｅの同時動作完了（ハ
イレベルからロウレベルへの遷移終了）を検知して内部
回路に取り込んだ同時動作終了信号Ｃ1 の排他的論理和
をとる。その排他的論理和信号ＥＸと、対象となるＥＣ
Ｌ入力回路６の出力信号ＯＵＴとを、ＡＮＤゲート７を
通して制御回路８の制御信号Ｃ2 として取り出す。
【００１３】まず、同時動作ＴＴＬ出力回路５ａ，…，
５ｅが非動作状態の場合、同時動作ＴＴＬ出力回路５
ａ，…，５ｅに対する入力信号ＩＮ2 と同時動作終了信
号Ｃ1とは、共にハイレベル又は共にロウレベルである
ので、その排他的論理和はロウレベルとなっている。し
たがって、ＡＮＤゲート７は閉じており、ＥＣＬ入力回
路６の出力信号ＯＵＴの如何にかかわらず制御信号Ｃ2
はロウレベルとなる。よって、ＮＭＯＳトランジスタＮ
1 はオフしており、ＥＣＬ入力回路６は通常の動作と同
じ動作をする。
５ｅが非動作状態の場合、同時動作ＴＴＬ出力回路５
ａ，…，５ｅに対する入力信号ＩＮ2 と同時動作終了信
号Ｃ1とは、共にハイレベル又は共にロウレベルである
ので、その排他的論理和はロウレベルとなっている。し
たがって、ＡＮＤゲート７は閉じており、ＥＣＬ入力回
路６の出力信号ＯＵＴの如何にかかわらず制御信号Ｃ2
はロウレベルとなる。よって、ＮＭＯＳトランジスタＮ
1 はオフしており、ＥＣＬ入力回路６は通常の動作と同
じ動作をする。
【００１４】次に、同時動作ＴＴＬ出力回路５ａ，…，
５ｅに対する入力信号ＩＮ2 がハイレベルからロウレベ
ルに変化した場合、すなわち、同時動作ＴＴＬ出力回路
５ａ，…，５ｅがハイレベルからロウレベルへ変化する
場合について考える。入力信号ＩＮ2 がロウレベルに変
化すると排他的論理和信号ＥＸはロウレベルからハイレ
ベルへと変化しＡＮＤゲート７が開く。ここで、ＥＣＬ
入力回路６の出力信号ＯＵＴがハイレベル（すなわちバ
イポーラトランジスタＱ2 がオフ状態）の場合、制御信
号Ｃ2 はハイレベルとなり、ＮＭＯＳトランジスタＮ1
がオンする。このＮＭＯＳトランジスタＮ1 のオン電流
によって、バイポーラトランジスタＱ2のベース電位Ｖ
B2は通常よりも低いレベルにクランプされる。この時、
ＮＭＯＳトランジスタＮ1 のオン電流は抵抗Ｒ1 により
制限されている。これにより、例えば接地線３の電位Ｇ
ＮＤに同時動作ＴＴＬ出力回路５ａ，…，５ｅの同時動
作によるノイズがのって、バイポーラトランジスタＱ2
のベース電位ＶB2が変動したとしても、ＭＯＳトランジ
スタＮ1 により、予め定常状態よりも低い電位にクラン
プされているので論理の反転は起こらない。この後、同
時動作ＴＴＬ出力回路５ａ，…，５ｅの遷移が終了する
と、同時動作終了信号Ｃ1 はロウレベルとなり排他的論
理和信号ＥＸはロウレベルへと戻る。これによって、Ａ
ＮＤゲート７は閉じられて制御信号Ｃ2 はロウレベルと
なり、ＭＯＳトランジスタＮ1 はオフする。
５ｅに対する入力信号ＩＮ2 がハイレベルからロウレベ
ルに変化した場合、すなわち、同時動作ＴＴＬ出力回路
５ａ，…，５ｅがハイレベルからロウレベルへ変化する
場合について考える。入力信号ＩＮ2 がロウレベルに変
化すると排他的論理和信号ＥＸはロウレベルからハイレ
ベルへと変化しＡＮＤゲート７が開く。ここで、ＥＣＬ
入力回路６の出力信号ＯＵＴがハイレベル（すなわちバ
イポーラトランジスタＱ2 がオフ状態）の場合、制御信
号Ｃ2 はハイレベルとなり、ＮＭＯＳトランジスタＮ1
がオンする。このＮＭＯＳトランジスタＮ1 のオン電流
によって、バイポーラトランジスタＱ2のベース電位Ｖ
B2は通常よりも低いレベルにクランプされる。この時、
ＮＭＯＳトランジスタＮ1 のオン電流は抵抗Ｒ1 により
制限されている。これにより、例えば接地線３の電位Ｇ
ＮＤに同時動作ＴＴＬ出力回路５ａ，…，５ｅの同時動
作によるノイズがのって、バイポーラトランジスタＱ2
のベース電位ＶB2が変動したとしても、ＭＯＳトランジ
スタＮ1 により、予め定常状態よりも低い電位にクラン
プされているので論理の反転は起こらない。この後、同
時動作ＴＴＬ出力回路５ａ，…，５ｅの遷移が終了する
と、同時動作終了信号Ｃ1 はロウレベルとなり排他的論
理和信号ＥＸはロウレベルへと戻る。これによって、Ａ
ＮＤゲート７は閉じられて制御信号Ｃ2 はロウレベルと
なり、ＭＯＳトランジスタＮ1 はオフする。
【００１５】次に本発明の第２の実施例について説明す
る。図２は、本発明の第２の実施例におけるＴＴＬ出力
回路群とＥＣＬ入力回路部とを示す回路図である。本実
施例は、入力信号及び基準電位が、エミッタフォロワ接
続されたバイポーラトランジスタＱ3 ，Ｑ4 によってレ
ベルシフトされている場合に対して本発明を適用したも
のである。
る。図２は、本発明の第２の実施例におけるＴＴＬ出力
回路群とＥＣＬ入力回路部とを示す回路図である。本実
施例は、入力信号及び基準電位が、エミッタフォロワ接
続されたバイポーラトランジスタＱ3 ，Ｑ4 によってレ
ベルシフトされている場合に対して本発明を適用したも
のである。
【００１６】同時動作ＴＴＬ出力回路５ａ，…，５ｅに
対する入力信号ＩＮ2 と同時動作終了信号Ｃ2 との排他
的論理和信号ＥＸが２つのＡＮＤゲート７及び９に入力
されている。ＡＮＤゲート７と制御回路８の作用は第１
の実施例と同じである。この例ではさらに、バイポーラ
トランジスタＱ1 がオフしている場合、すなわちＥＣＬ
入力回路６にロウレベルが入力されている場合にも、制
御回路１０のＮＭＯＳトランジスタＮ2 をオンさせるこ
とにより、バイポーラトランジスタＱ1 のベース電位Ｖ
B1を、通常よりも低くクランプしている。したがって、
第１の実施例と同様に、同時動作ＴＴＬ出力回路５ａ，
…，５ｅの同時動作によるノイズにより、バイポーラト
ランジスタＱ2 のベース電位ＶB2或はバイポーラトラン
ジスタＱ1 のベース電位ＶB1が変動したとしても、ＮＭ
ＯＳトランジスタＮ1 或はＮ2 により予め通常よりも低
い電位にクランプされているので、論理の反転は起こら
ない。
対する入力信号ＩＮ2 と同時動作終了信号Ｃ2 との排他
的論理和信号ＥＸが２つのＡＮＤゲート７及び９に入力
されている。ＡＮＤゲート７と制御回路８の作用は第１
の実施例と同じである。この例ではさらに、バイポーラ
トランジスタＱ1 がオフしている場合、すなわちＥＣＬ
入力回路６にロウレベルが入力されている場合にも、制
御回路１０のＮＭＯＳトランジスタＮ2 をオンさせるこ
とにより、バイポーラトランジスタＱ1 のベース電位Ｖ
B1を、通常よりも低くクランプしている。したがって、
第１の実施例と同様に、同時動作ＴＴＬ出力回路５ａ，
…，５ｅの同時動作によるノイズにより、バイポーラト
ランジスタＱ2 のベース電位ＶB2或はバイポーラトラン
ジスタＱ1 のベース電位ＶB1が変動したとしても、ＮＭ
ＯＳトランジスタＮ1 或はＮ2 により予め通常よりも低
い電位にクランプされているので、論理の反転は起こら
ない。
【００１７】
【発明の効果】以上述べた様に、本発明は、半導体集積
回路のＥＣＬ入力回路において、基準電圧発生回路によ
る基準電位を、混在した同時動作ＴＴＬ出力回路群が状
態遷移中（ハイレベルからロウレベル又はロウレベルか
らハイレベルへの変化）にのみ、通常よりも低い値にす
ることで、ノイズによる基準電位の変動による誤動作を
回避できるという効果を有するものである。
回路のＥＣＬ入力回路において、基準電圧発生回路によ
る基準電位を、混在した同時動作ＴＴＬ出力回路群が状
態遷移中（ハイレベルからロウレベル又はロウレベルか
らハイレベルへの変化）にのみ、通常よりも低い値にす
ることで、ノイズによる基準電位の変動による誤動作を
回避できるという効果を有するものである。
【図１】本発明の第１の実施例におけるＴＴＬ出力回路
群とＥＣＬ入力回路の部分の構成を示す回路図である。
群とＥＣＬ入力回路の部分の構成を示す回路図である。
【図２】本発明の第２の実施例におけるＴＴＬ出力回路
群とＥＣＬ入力回路の部分の構成を示す回路図である。
群とＥＣＬ入力回路の部分の構成を示す回路図である。
【図３】従来の半導体集積回路におけるＴＴＬ出力回路
群とＥＣＬ入力回路の部分の構成を示す回路図である。
群とＥＣＬ入力回路の部分の構成を示す回路図である。
【図４】ＴＴＬ出力回路同時動作時における、ＴＴＬ出
力信号立ち上り波形，ＴＴＬ出力回路電流波形および接
地電位ノイズをそれぞれ示す図である。
力信号立ち上り波形，ＴＴＬ出力回路電流波形および接
地電位ノイズをそれぞれ示す図である。
１ カレントスイッチ回路 ２ 基準電位発生回路 ３ 接地線 ４ 入力端子 ５ａ，…，５ｅ ＴＴＬ出力回路 ６ ＥＣＬ入力回路 ７，９ ＡＮＤゲート ８，１０ 制御回路
Claims (3)
- 【請求項１】 ＭＯＳトランジスタとバイポーラトラン
ジスタとを同一基板上に集積したＢｉ−ＭＯＳ構成で、
ＥＣＬレベルで動作する回路とＴＴＬレベルで動作する
回路とを混在させた半導体集積回路において、集積回路の外部へ出力すべき第１の信号を共通に入力し
て個別に同時に同一方向へ状態を遷移させるＴＴＬ構成
の複数の出力回路と、前記第１の信号とは異なる第２の
信号を入力して信号処理を行う、前記出力回路とは信号
系統の異なるＥＣＬ構成の入力回路とを少なくとも有
し 、前記出力回路へ入力される第１の信号と各各の出力回路
からの出力信号のうちの一つの出力信号との排他的論理
和により、前記複数の出力回路が同時に状態遷移の過渡
状態にあるか又は定常状態にあるかを検出する手段と、 前記入力回路のスイッチ部を構成するバイパーラトラン
ジスタの少なくとも一方のバイポーラトランジスタに対
して設けられて、そのトランジスタの遮断状態にあると
きのベース電位を、前記出力回路の状態を検出する手段
からの排他的論理和信号に基づいて、前記出力回路が定
常状態にあるときは所定の第１の電位に、前記出力回路
が状態遷移の過渡状態にあるときは前記第１の電位より
低位の第２の電位に切り替える手段 とを備えることを特
徴とする半導体集積回路。 - 【請求項２】 ＭＯＳトランジスタとバイポーラトラン
ジスタとを同一基板上に集積したＢｉ−ＭＯＳ構成で、
ＥＣＬレベルで動作する回路とＴＴＬレベルで動作する
回路とを混在させた半導体集積回路において、 状態を同時に遷移する複数のＴＴＬ出力回路からなる出
力回路群への入力信号と、前記出力回路群からの出力信
号のうちの一つの出力信号とを入力とする排他的論理和
回路と、 前記排他的論理和回路の出力信号と、ＥＣＬ入力回路の
非反転側出力レベルの信号とを入力とするＡＮＤゲート
と、 前記ＥＣＬ入力回路の基準電位入力側のバイポーラトラ
ンジスタのベース電極とエミッタ側電源端子との間に直
列に設けられた抵抗とＭＯＳ電界効果トランジスタとか
らなり、前記ＭＯＳ電界トランジスタのゲート電極に前
記ＡＮＤゲートの出力信号が入力される構成の制御回路
とを備えたことを特徴とする半導体集積回路。 - 【請求項３】 ＭＯＳトランジスタとバイポーラトラン
ジスタとを同一基板上に集積したＢｉ−ＭＯＳ構成で、
ＥＣＬレベルで動作する回路とＴＴＬレベルで動作する
回路とを混在させた半導体集積回路において、 状態を同時に遷移する複数のＴＴＬ出力回路からなる出
力回路群への入力信号と、前記出力回路群からの出力信
号のうちの一つの出力信号とを入力とする排他的論理和
回路と、 前記排他的論理和回路の出力信号と、ＥＣＬ入力回路の
非反転側出力レベルの信号とを入力とする第１のＡＮＤ
ゲートと、 前記排他的論理和回路の出力信号と、前記非反転側出力
レベルの反転信号とを入力とする第２のＡＮＤゲート
と、 前記ＥＣＬ入力回路の基準電位入力側のバイポーラトラ
ンジスタのベース電極とエミッタ側電源端子との間に直
列に設けられた第１の抵抗と第１のＭＯＳ電界効果トラ
ンジスタとからなり、前記第１のＭＯＳ電界トランジス
タのゲート電極に前記第１のＡＮＤゲートの出力信号が
入力される構成の第１の制御回路と、 前記ＥＣＬ入力回路の信号入力側のバイポーラトランジ
スタのベース電極と前記エミッタ側電源端子との間に直
列に設けられた第２の抵抗と第２のＭＯＳ電界効果トラ
ンジスタとからなり、前記第２のＭＯＳ電界トランジス
タのゲート電極に前記第２のＡＮＤゲートの出力信号が
入力される構成の第２の制御回路とを備えたことを特徴
とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4173925A JP2924465B2 (ja) | 1992-07-01 | 1992-07-01 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4173925A JP2924465B2 (ja) | 1992-07-01 | 1992-07-01 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0621361A JPH0621361A (ja) | 1994-01-28 |
| JP2924465B2 true JP2924465B2 (ja) | 1999-07-26 |
Family
ID=15969622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4173925A Expired - Lifetime JP2924465B2 (ja) | 1992-07-01 | 1992-07-01 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2924465B2 (ja) |
-
1992
- 1992-07-01 JP JP4173925A patent/JP2924465B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0621361A (ja) | 1994-01-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990406 |